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RSS订阅原创 基于fpga的视频与图像融合
一：实验目的：1.为了掌握sdram与摄像头的调制的方法2.以及图像融合算法的实现二：系统框架：下面是系统框架图：三：接口及连接方式：1.sensor出来的最主要有两个接口，一个是数据（data）接口，一个是数据的有效使能信号（valid）。将data接口直接接入到写FIFO的数据端，而将valid接入到wr_ctrl模块的写使能端口。2.wr_ctrl出来的最主要的接口有三个，一...
2019-11-11 15:25:25
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原创 vga显示色条之随笔
今天我们学习的是vga协议，它是一个显示接口。我们今天的目的就是将用fpga板子作为接口，将色条显示在显示器上。vga协议：它通常是由27bit的数据组成，在外有24bit的RGB，3bit的控制数据。它们分别是r[7:0],g[7:0],b[7:0],vs,hs,de。r–red（红色），g-green（绿色），b–blue(蓝色)，vs–场同步(就是在显示器上跑完一个屏幕（帧）的标志，这...
2019-08-26 19:29:55
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原创 uart协议笔记随录
uart协议：它为总线的一个接口，只有两个引脚----（rx与tx）接受的引脚和发送的引脚。总线发送和接受都只能是1bit的数据。因此 ，它为串转并—在转串。下面是它的时序图： uart_rx :接受模块按照上图分为以下部分；一 ， 空闲部分：它在接受完一个字节(8bit)后，变为空闲部分，等待着发送。二 ，开始部分：在上图可以看出，在start之前，有一个下降沿。这个下降沿就是判...
2019-08-23 16:41:47
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原创 数码管的计数器
要求：在数码管上显示类似秒表的计数器。1按键：key1控制开始，key2控制结束。2将数码管分为三个部分，百微秒，毫秒，秒。想法：分为6个模块：第一个模块:按键（按键里面注意的就是按键消抖）第二个模块：状态机（分为三个状态，IDLE，work，stop），从状态机引出一个control（控制信号）。第三个模块：分频（将50M的频率分成0.01M的频率，百微秒的分频）其它的不用分，它...
2019-07-31 11:58:45
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原创 呼吸灯
要求：1：light亮两次灭两次。2：第一次亮0.1s，灭0.5s，亮0.2s，灭1s。3：让4个LED循环亮。4：key1开始，key2结束。想法：1:因为有开始键，所以我们要按键消抖，所以第一步开始写按键。2：因为要下板子，所以我们要分频，分成10M的分频。所以第二步分频。3：因为亮灭，所以我们可以写一个状态机，设成6个状态。分别为IDLE，L01，B05，L02，B10，s...
2019-07-31 11:11:51
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原创 数码管从0到9
这次因为要在板子上跑，所以我们这次要给它分频。因为我的板子型号是50M的晶振，所以我把它分到了10M的频率。然后，在用case语句将它译码。重点：分频最主要要将各个时间与频率的关系搞清楚。1MHZ=1000000HZ 1s=1000ms=1_000_000us=1_000_000_000ns T=1/f注意：有的板子要选择数码管，所以要加上一个信号来连接数码管的引脚。源码：module le...
2019-07-31 10:38:31
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原创 用case语句写一个简单的译码
问题：这个译码的最主要的出错是在case语句的书写，一些简单的语法问题。原理：用户输入选择sel，然后用case做出选择并且输出。小技巧：我们在这写了一个计数器，用else if代替#，方便以后写一些大的代码时，可以修改与观看。代码：源码：module YMQ(input clk,input rst_n,input [2:0]gray_code,output [2:0]code...
2019-07-31 09:49:14
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原创 用三段式写10010的序列检测
源码：module XLJC(input clk,input rst,input code,output reg code_out,output reg code_mealy_out);parameter IDLE=6’b000001;parameter S1=6’b000010;parameter S2=5’b000100;parameter S3=5’b001000;p...
2019-07-30 17:07:47
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原创 一段式状态机
源码：module status(input clk,input rst_n,input [9:0] sort,input in,output [12:0] number_i);reg[1:0] st;reg [12:0] number;always @(posedge clk or negedge rst_n) beginif (~rst_n) beginst <=...
2019-07-30 16:12:50
737
原创 10M的分频
源码：module FenPing#(parameter N=10,parameter M=N/2)(input clk,input rst_n,output ad_o,output [3:0]ad_o1);reg [3:0] cont;reg vs;always@(posedge clk)beginif(~rst_n)cont<=0;else if(c...
2019-07-30 15:19:49
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原创 按键消抖
源码：module AJXD(input clk,input rst_n,input key,output reg key_out);wire out_pos;wire out_neg;reg key_s1;reg key_cnt;always@(posedge clk)beginif(~rst_n)key_s1<=1;elsekey_s1<=key;e...
2019-07-30 14:36:54
216
原创 沿检测
源码：module CSY(input clk,input rst_n,input in,output out_pos,output out_neg);reg in_s1;always@(posedge clk)beginif(~rst_n)in_s1<=0;elsein_s1<=in;endassign out_pos=in&~in_s...
2019-07-30 13:59:47
203
原创 数据抽取
源码：module YWJCQ(input clk,input rst_n,input [2:0]sel,input [7:0]in,output out_o);reg out;always@(sel)begincase(sel)3’d0: out<=in[0];3’d1: out<=in[1];3’d2: out<=in[2];3’d3: ou...
2019-07-30 13:30:19
563
原创 一个周期为510的脉冲，1的时间周期为10个单位，0的时间周期为500个单位的电路
原码：module cont(input clk,input rst_n,output [9:0] cont_i);reg vs;reg [9:0]cont;always@(posedge clk)beginif(~rst_n)cont<=0;else if(cont==509)cont<=0;elsecont<=cont+1’b1;endalw...
2019-07-30 11:19:46
430
原创 FPGA的基本电路-计数器
在学习fpga的第一个电路。module adder(input rst_n,input clk,output [3:0] ad_ooutput [6:0]ad_o1,output [6:0]ad_o2,output [6:0]ad_o3,);reg [6:0] adder;reg [6:0] adder1;reg [6:0] adder2;always@(p...
2019-07-30 10:40:53
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空空如也
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