VIVADO
九幽小班
yesterday you say tomorrow
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Verilog实现ZYBO板搭载ds18b20所测温度的收集和超温时报警
文章目录硬件信息硬件连接模块详解温度传感器模块蜂鸣器模块代码实现蜂鸣器模块传感器模块硬件信息所用开发板为zybo z720ds18b20测温元件介绍报警装置由蜂鸣器构成,选用最简单的蜂鸣器,输入高电平蜂鸣器报警,低电平无响应硬件连接ds18b20温控模块连接图蜂鸣器连接图模块详解温度传感器模块clk为系统时钟输入引脚,输入为125mhz时钟,模块内部写有分频器;rst引脚为...原创 2019-02-27 20:40:58 · 1958 阅读 · 4 评论 -
Verilog实现IIC主机对从机的写操作(zybo z7板运行代码)
文章目录IIC通信协议模块框图及输入输出信号实现难点代码实现IIC通信协议IIC总线协议模块框图及输入输出信号框图表示输入输出信号解释输入:时钟信号复位信号使能信号从机地址从机寄存器地址需要写入的数据输出:sclsdaO_done_flag是主机(FPGA)发送一个字节完成标志位,发送完成后会产生一个高脉冲;实现难点有限状态机保证写时序操作状态的有序进行...原创 2019-02-27 21:31:49 · 2360 阅读 · 1 评论 -
基于zybo z720开发板的pca9685的机械臂控制
文章目录设计基础模块说明模块框图参数解释模块详解代码实现Control_setPWM顶层执行模块设计基础pca9685的舵机控制Verilog实现IIC主机对从机的写操作(zybo z7板运行代码)模块说明模块框图参数解释输入信号:word[15:0]——输入理想的舵机角度write[2:0]——输入指定转动的舵机序号start——传输信号开始initializ...原创 2019-02-27 21:58:05 · 954 阅读 · 0 评论 -
VIVADO编程软件注意事项
1. 输出仿真必须为线型2. 检查约束文件的管脚匹配!检测RST信号!信号端口名称需要一致3. 同时开启两个VIVADO产生BIT流文件指向错误4. 仿真不成功可能是模块编写发生错误,仿真缓慢是仿真时钟设置问题5. 仿真时initial里面放重置信号,用always里面放时钟信号,这样时钟信号和重置信号不会冲突6. NEXYS4的显示数码管不一样!具体硬件需要看相应的实验手册7. FS...原创 2019-02-26 19:30:43 · 819 阅读 · 0 评论 -
用Verilog实现60秒倒计时时钟
设计思路因为使用zybo板自带的时钟信号,频率约为100000000hz,若想实现每秒计时一次,首先利用分频器将时钟频率分频成1hz的信号,每当这个1hz的输入信号改变时计时器自增1,计时器最大值为59,计时器输出的2进制信号再转换成BCD码给控制模块,控制模块负责接受BCD码和控制两个LED轮流显示数据程序设计框图...原创 2019-02-26 20:27:20 · 29174 阅读 · 12 评论 -
用Verilog实现时钟芯片
时钟芯片基础——60进制计数器设计目的让nexys 4板上的7段码LED显示时钟信息,其中包括时钟的小时,分钟,秒钟部分,且能够实现时钟的停止计时信号,手动调整小时,分钟模块功能。设计思路值得一提的是这里的信号我都用上升沿检测来实现,这样每个模块都可以直接接受时钟信号,而进位信号或者其他的控制信号都可以通过上升沿检测模块来提供一个上升沿信号来实现首先利用分频器产生固定频率的信号来实现每...原创 2019-02-26 21:23:50 · 2954 阅读 · 0 评论