Verilog中关于integer数据类型的惊天发现

先说结果：

在verilog中，integer型无不定态。

在verilog中，integer型无不定态。

在verilog中，integer型无不定态。

 

今天上午仿真，遇到了这样的一个问题， 定义一个integer变量 dat，其中有这样一句判断

if( dat === {32{1'bx}] )  ........

前面几句是这样的，

reg [31:0] sig;

assign  dat = sig;

 

也就是判断当dat位 不定态时，执行。。。。。（不要问我为什么这么搞，哈哈）

结果，就是检测了一上午，sig明明已经是不定态了（全红），就是不进入上面那个选择状态。

后来发现，当把不定态，赋值给一个integer型数据是，这个integer数据为0，即

在verilog中，integer型无不定态X，但是有高组态Z。

如下：