20210916：Verilog的整数类型易错点

对比类型

1. 分析以下四个值的结果：

wire [31:0] A;
wire [31:0] B;
wire [31:0] C;
wire D;

assign A = -12 / 3;
assign B = -'d12/3;
assign C = -'sd12 / 3;
assign D = -4'd12 / 3;

仿真结果

1. 不卖关子，直接贴出仿真结果（数据类型为signed decimal）：
   

易错点分析

1. 关键点在于B和D的分析，注意到-'d12 / 3 相当于声明了一个十进制的12，无符号，并且位宽为32位，那么前面的-号代表对其先进行取反操作，再做除法。即12表示为2进制为1100,32位下取反表示为：1111_1111_1111_1111_1111_1111_1111_0011，也即十进制的4,294,967,283，
   将其除以3得到最终结果
   
   与仿真结果吻合。
2. 而D的分析在于-4’sd12/3,其中12限定为有符号的4位数字，也就是1100，那么其表示-4，再与前面的-号做运算得到4,4/3自然得到1。

总结

1. 这类数字的处理一要注意位数，而要注意运算的优先级，遇事不决的时候通过仿真测试去实践，切不可眼高于手想当然的去猜测。