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fpga
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吃面加香菜
道阻且艰,虽千里也,吾往矣。
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Verilog VHDL fpga_flow_led 小程序大注意
module flew_led( input sys_clk, //定义系统时钟为输入 input sys_rst_n, //定义复位为输入 output reg [3:0] led //定义输出位宽为4的reg型led);reg [23:0] cnt; //定义24位的计数器 0.2s/20ns 至少24位byetalways @(posedg...原创 2019-04-06 19:58:17 · 461 阅读 · 0 评论 -
fpga_key_Led
module key_led(input sys_clk50,input rst_n,input [3:0] key,output reg [3:0] led);reg [1:0] led_ctr;reg [23:0] cnt; // 定义计数器状态 always @(posedge sys_clk50...原创 2019-04-08 08:09:49 · 337 阅读 · 0 评论