Verilog HDL
文章平均质量分 77
黎明沐白
这个作者很懒,什么都没留下…
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Verilog HDL学习
模块的端口也有方向(通常为输入和输出),输入端口由模块外部的一些东西驱动,而输出端口驱动外部的一些东西。持续赋值的意思是 赋值是一直持续的,即使右端的值改变(左端的值会随着右端的值改变而改变),每当任何一个输入改变,输出被重新计算(recompute)在声明的时候,vector 的维度放在变量名的前面,而 part select 的时候将为度放在向量名的后面。声明的时候vector的索引被写在名字的前面,这些比特被 pack 在一起形成一个 blob;unpacked 的维度被声明在名字的后面。原创 2024-07-28 11:48:10 · 791 阅读 · 0 评论 -
Verilog HDL数码管动态扫描
数码管动态扫描1.概述本程序实现的是以个递增的数码管显示模块,可供其他模块使用。每隔0.5秒数码管显示的数值加12.模块设计说明本实验由5个模块构成,由顶层模块(top)调用其它四个模块实现。1.clk_out 模块 本模块实现的功能是产生数码管刷新的cp信号,使数码管每隔4ms刷新一次。2.clk_s模块 本模块的功能将板卡上的100兆赫的时钟频率分频成2赫兹作为get_...原创 2019-04-13 11:06:44 · 5354 阅读 · 4 评论