Verilog HDL数码管动态扫描

数码管动态扫描

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1.概述

本程序实现的是一个递增的数码管显示模块，可供其他模块使用。
模块实现的效果是：四段数码管从0开始，每隔0.5秒数码管显示的数值加1

2.模块设计说明

本实验由5个模块构成，由顶层模块（top）调用其它四个模块实现。

1. clk_out 模块
   本模块实现的功能是产生数码管刷新信号cp，使数码管每隔4ms刷新一次。
2. clk_s模块
   分频模块，本模块的主要功能是将板卡上的100兆赫的时钟频率分频成2赫兹作为getData模块的cp信号。
3. show模块
   将16位的data在四个数码管上显示出来。
4. getData模块
   产生show模块要显示的16位data数据，其具体实现是每当cp上跳沿来临时加一。
5. cp模块
   此模块的cp信号为clk_s分频产生的cp信号，并做getData模块的时钟信号

3.代码实现

顶层模块

module top(
            	input Start_Stop,
            	input clk,
            	input clr_,
            	output [3:0]AN,
            	output [7:0]seg