(10)UVM 环境组件结构回顾

最新推荐文章于 2023-11-08 12:32:25 发布

数字IC小白的日常修炼

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分类专栏：验证方法学/UVM 文章标签： systemverilog verilog 芯片

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UVM 环境组件结构回顾

在这里插入图片描述

uvm_top是uvm_root类的唯一实例，即是UVM世界的"一"。

uvm_top是所有test组件的顶层。

uvm_top提供一系列的方法来控制仿真，例如phase机制、object防止退出机制等。

提供不同的配置，包括环境结构配置、测试模式配置等，然后再创建验证环境。
例化测试序列，并且挂载(attach)到目标sequencer，使其命令driver发送激励。

不动产的环境变量组织是验证环境，验证环境的结构一般情况下是不做改动的。测试序列，工厂覆盖指令，环境配置指令是变量的部分。

主要由三类UVM构建模块(基类)共同组成验证环境。

uvm_component
1.继承于uvm_report_object(进一步继承于uvm_object)，提供消息方法
2.所有的验证环境组件均继承于uvm_component
3.管理验证环境的层次
uvm_env
1.继承于uvm_component
2.没有额外的功能
3.用来为验证环境提供一个容器(container)
uvm_test
1.继承于uvm_test
2.没有额外的功能
3.用来提供对uvm_env的额外配置以及挂载激励

一个虚类(virtual class)，所有环境组件均继承于该类。所有继承于该类的子类，我们称之为组件或者环境组件
该类提供以下接口或者API：

结构，例如get_full_name(),get_parent(),get_num_children()。
阶段(phase)机制，例如build_phase(),connect_phase(),run_phase()。
配置(configuration)机制，例如print_config(),print_override_info()。
报告(report)机制，例如report_hook(),set_report_verbosity_level_hier()。
事务记录(transaction recording)，例如record()。
工厂(factory)机制，例如set_inst_override(),set_type_override()。
虚类，意味你不能直接例化它，你例化它没有任何帮助，没有任何必要。

对于组件的构建函数，固定形式为:
function new(string name,uvm_component parent);

string name:用来声明当前例化组件的名称，用来自动和它所在的父一级层次组合为组件的整个层次名称，可以get_full_name()方法获取。
uvm_component parent:用来指示所例化的父一级句柄，通常用"this"来指代，即例化在当前的夫一级组件中。
注意与uvm_object的构建函数new(string name)进行区分，由于uvm_object并不参与组件的层次构建，因此它只有一个形参，而没有uvm_component parent。
凡是继承于uvm_component的组件，也应该保持同样的形式参数列表。

自述
作者是一位中科大数字设计专业的研究生，水平有限，如有错误，请大家指正，想要与大家一同进步。
经历
曾获得国家奖学金，“高教社杯”数学建模国家二等奖等
陆续更新：
1.与UVM验证相关的system verilog后续内容；
2.与verilog数字设计相关的一些基础模块设计，例如FIFO，UART，I2C等的书写。
3.保研与竞赛经历等
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