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RSS订阅原创 LPDDR5协议新增特性
此外，DMI作为DBI功能时还需要满足 “ 颗粒接收到的DQ[2:7]或者DQ[10:15]中 ‘1’ 的数量 <= 4 ”，即传入颗粒中单Byte的DQ高6bit中 ‘1’ 的数量不超过4个，以尽可能降低信号翻转，降低功耗。Write X操作通过CAS指令在时钟上升沿发出的WRX控制且DC0-DC3需为保持为0，而WXSA控制DQ的低8bit，WXSB控制DQ的高8bit。【注2】WS_FS的作用，可以快速同步WCK2CK，减少WCK2CK的同步准备时间，提高DQ总线的利用效率。有单端和双端两种模式，
2025-04-22 21:20:03
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原创 负载均衡与实时调度—LSF
LSF（Load Sharing Facility），负载均衡设施，是一款分布式系统资源管理工具，LSF通过需求收集、分析负载、实时调度使用户充分共享服务器阵列的CPU、内存、磁盘、license等资源，进而提高资源利用率，加速项目进度。LSF的运用可以有效避免大量作业仅占用少数服务器资源的情况，避免线程拥堵，减少资源浪费。一组安装了LSF软件的计算机组成了一个主机群组cluster。
2025-04-21 20:50:56
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原创 （五）UPF设计接口编码及低功耗单元实例（ISO/PSW/LSH/Ret/PST）
描述其外部供电信息；对于模拟端口还需要描述其模拟特性，防止CLP误报错误。对于模块级设计，一般需要在UPF中通过。
2024-05-21 20:41:29
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转载 芯片功耗的控制方法与验证方式流程
随着移动设备的兴起和芯片工艺的提升，功耗成为近年来芯片设计越来越关注的话题。对功耗关注度的提升大致可以从两方面进行分析，用户角度和芯片设计者角度。从用户角度来看 ：如今手机、PAD、TWS耳机等便携式设备在生活中扮演着重要的角色，芯片功耗越大，对于同等的电池容量意味着使用时间越短；如果使用时间过短，对于现代人们的出行、支付、交流等方面带来不便，会使我们日常生活的安全感降低。芯片功耗越高，手机等便携式设备消耗的能量越多，进而产生的热量也会越多。
2024-04-21 14:10:33
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原创 （五）Python中第三方常用库（webbrower、pyautogui、smtplib、xlwt、xlrd、openpyxl等）
使用Python的smtplib库，可以连接到SMTP服务器，并发送邮件。xlrd是一个用于读取Excel文件的Python库。openpyxl是一个功能强大的库，用于读写Excel 2010 xlsx/xlsm/xltx/xltm文件。它支持对Excel文件的。参考：https://www.runoob.com/python3/python3-tutorial.html。以及格式化单元格、设置公式等操作。
2024-01-13 16:49:20
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原创 IC流程中的常用术语
文章目录一、职位术语二、测试术语二、后仿术语一、职位术语CAD Computer-Aided Design 计算机辅助设计（脚本开发工程师），专门帮助提供软件自动化DE Design Engineer 前端工程师，IC设计中的前端设计流程DV Design Verification Engineer 验证工程师，负责IC设计中的验证流程DFT Design for Test，为了增强芯片可测性而采用的一种设计方法，是数字IC流程中的重要步骤ME Middle Engineer 中端工程师，负责
2023-09-02 14:27:25
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原创 （十一）DDRC Performance和System Performance
文章目录一、DDRC效率计算一、DDRC效率计算1. 计算方法一： 效率 = Tmin_of_bus_data_transfer / Tactually_of_bus_data_transfer如果：AXI data bus bit width = 64bit Total transfer data size = 8000Byte (ignore data masked and narrow transfer) 则：Min transfer clk cycle numbe
2023-08-05 13:41:53
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原创 APB2、APB3、APB4的区别
此时，PSLVERR拉高，表明数据访问出错。当一些APB模块不支持PSLVERR时，比如只支持APB2协议时，可以将这个pad接0。
2023-08-05 12:18:07
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原创 AHB2、AHB-Lite、AHB5的区别
支持定义接口是否为扩展的存储器类型，如果没有定义，那么接口就不支持该类型。图片参考：https://blog.csdn.net/vivid1
2023-08-05 11:59:20
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原创 git中的分支运用（branch建立、 conflict处理）
Git里存在一个主分支，即master分支。HEAD指向master，而master则是指向提交的，所以，HEAD指向的就是当前分支。一开始的时候，master分支是一条线，Git用master指向最新的提交，再用HEAD指向master，就能确定当前分支，以及当前分支的提交点。如下图（1）所示。 当创建新的分支，例如dev时，Git新建了一个指针叫dev，指向master相同的提交，再把HEAD指向dev，就表示当前分支在dev上。如上图（2）所示。从现在开始，对工作区的修改和提交就
2022-11-09 17:43:25
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原创 Verilog之模块参数 —— 传参
示例如下：该例通过在模块para2中对模块para1进行引用，改变了模块para1中原来的参数值。其中语句1是利用位置对应方式将4传给a、3传给b，这和模块para1中定义参数的先后顺序有关；而语句2则是利用名称对应的方式将6传给b、5传给a，此时和模块para1中定义的参数顺序无关。当一个模块在另一个模块内部被实例化引用时，
2022-10-14 10:25:22
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原创 （十）DDRC架构组成、效率Efficiency及功能实现
文章目录一、DDR Controller功能二、DDR Controller架构2.1、AXI Interface2.2、Command Split2.3、Write Data Buffer2.4、Command Reorder二、DDR Controller功能实现方式一、DDR Controller功能 DDR Controller是Memory子系统的重要组成部分之一，另一部分为DDR_PHY(含DDR_IO)。DDR Controller主要承担其它子系统（如CPU）与Memory子系统进行数
2022-09-24 13:24:29
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原创 （三）UPF之Domain Coverage Relationship（Cover、Equivalent、Independent）
整个Soc架构中一般会存在多个Power Domain，不同的Power Domain之间也存在着一定的Coverage关系。在Cadence工具中，这种。不同的Domain Coverage关系中，各个Domain存在着一定的关联（）。
2022-09-24 13:19:39
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原创 （九）DFI接口时序
文章目录一、DFI Interface一、DFI Interface DFI接口是连接DDR Controller与DDR_PHY之间的通用接口，其信号组如下表：
2022-08-28 16:53:24
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原创 （四）UPF之常用低功耗单元（Isolation、Level Shifter、Power Switch、State Retention、Always on cell）
UPF设计中常用的低功耗单元主要包括以下几种：Isolation Cell、Level Shifter cell、Power Switch cell、State Retention cell、Always on cell等。to（隔离单元，常用于关断电源域到常开电源域的接口）（一般接在可以关断的电源域的输出端，防止关掉电源后无效信号X态传播；同时可以防止瞬态开路电流产生的静态功耗）（电压/电平转换器，常用于有不同电压的电源域接口）（通常是将信号从一个电压域切换到另一个电压域；...
2022-08-28 16:49:40
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原创 （八）DDR_PHY架构及功能——（PUB组成、初始化及Training流程、Clock关系）
文章目录一、DDR_PHY结构组成1.1、DDR Memory子系统1.2、DDR_PHY架构组成1.3、PUB模块功能实现流程1.3.1、DDR系统初始化流程1.3.2、PLL初始化流程一、DDR_PHY结构组成1.1、DDR Memory子系统 Memory子系统主要由DDR Controller和DDR_PHY(含DDR_IO)两个部分组成。DDR Controller主要承担其它子系统（如CPU）与Memory子系统进行数据交互时的传输效率及调度，DDR_PHY主要负责数据交互过程中的传输速
2022-08-06 10:50:24
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原创 （二）UPF之电压域、低功耗模式编码（Primary Supply Set、Power State）
memory即为自定义的SupplySet，名字为SS_VCS_VSS，（从定义的名字来看，PD中可能存在一些SRAMcell）。逻辑上PD1存在两个SupplySet（SS1、SS2），PD2只存在一个SupplySet（SS3），而PD_Top上没有使用-available_supplies指定SupplySet，即PD_Topcreate出的SS1、SS2、SS3都可以使用。在UPF中createPowerDomain的例子，如上图所示，存在两个3个PowerDomain。...
2022-07-31 11:11:40
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原创 （一）UPF之电源网络（Supply_port、Supply_net、Supply_set）
UPF：Unified Power Format，是Synopsys公司提出的一种对芯片中电源域设计进行约束的文件格式。UPF 能表述出IC 电路低功耗设计的供电意图（Power Intent），比如描述电源域(power_domain)、电源开关(power_switch)、电源隔离(power_isolation)以及电源域之间怎样加入低功耗元件，电路的电源网络定义、电源线间的行为等等。UPF的作用：用UPF编写的统一功耗格式文件不仅可以在RTL级，同时还可以被后端。...
2022-07-10 18:02:14
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原创 Makefile基础语法
文章目录一、Makefile介绍二、Makefile基础语法2.1、语法编译规则2.2、变量定义2.3、通配符使用(*, %)2.4、目标文件搜索(VPATH)2.5、伪目标（.PHONY）2.6、条件判断2.7、常用函数2.8、命令执行（\）四、-e传参错误一、Makefile介绍 Makefile 可以简单的认为是一个工程文件的编译规则，描述了整个工程文件的编译和链接等相关规则。通俗的讲，Makefile 能够实现大批量文件的简化编译的操作。我们只需要执行 make 命令，工程就会自动编译。每次想
2022-06-01 21:30:58
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原创 （七）DDR协议之Write Leveling 和 Read Calibration 命令
文章目录一、Write Leveling命令二、Read Calibration命令 Write Leveling 和 Read Calibration 命令都是与DDR training相关的命令。 DDR training：指随着时钟频率的提高，数据眼的宽度变得更窄，以采集数据（通道信号完整性和抖动有助于数据眼的减少）。引入DDR训练以消除静态倾斜/噪声，从而使数据眼睛保持更宽，以更好地进行数据采一、Write Leveling命令 为了获取更好的信号质量，DDR3的Mem颗粒采取了一种f
2022-05-06 00:00:00
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原创 IC 中的常用术语
文章目录ECO：signoff：指芯片tapeout前利用工具做的各种检查。只有这些检查通过了，我们的芯片才有可能顺利流片。https://zhuanlan.zhihu.com/p/467965431STC：special timing check， 检查后仿过程中的挑出的special path进行时序检查。...
2022-05-03 17:02:48
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原创 （六）DDR协议功能之ODT模式与ZQ校准
文章目录一、ODT介绍1.1、Sync ODT Mode1.2、Dynamic ODT1.2.1、Dynamic ODT波形时序参数1.2.2、Dynamic ODT波形时序要求1.3、Async ODT二、ZQ介绍一、ODT介绍 ODT，ON-Die Termination，具体指在数据通道上对DDR颗粒内部的终端匹配电阻进行打开（使能）的信号。ODT引脚主要用来改善信号质量，每一块Rank都存在一个ODT信号，Rank中的多个mem颗粒公用同一个ODT信号（每一个颗粒都有用一片ODT控制逻辑）。下
2022-04-16 00:00:00
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原创 （五）DDR协议命令波形时序二——（Precharge、Refresh、Self Refresh、Power Down）
文章目录一、Precharge命令时序要求二、Refresh命令时序要求2.1、Refresh波形2.2、Postponing Refresh三、Self Refresh命令时序要求一、Precharge命令时序要求 Precharge命令的执行依靠地址A10来控制，分为两类普通命令型Precharge和Auto Precharge。当A10为低时，需要通过Command真值表配置相应信号发出Precharge操作；当A10为高时，Auto precharge命令会由内部颗粒自动发出，不需要进行Com
2022-04-09 00:00:00
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原创 （四）DDR协议命令波形时序一——（ACT、Read、Write）
文章目录一、DDR命令真值表二、ACT激活命令时序要求2.1、ACTIVATE波形——tRRD、tFAW2.2、ACTIVATE波形——tRAS、tRC三、Read命令时序要求3.1、Read 波形——无Additive Latency3.2、Read 波形——有Additive Latency3.3、Read 波形——Additive Latency使用场景一、DDR命令真值表DDR的Command命令由CKE、CS#、RAS#、CAS#、WE#信号组成，这几个信号进行不同的搭配组合会形成不同的Co
2022-04-02 14:00:56
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原创 （三）DDR协议基础进阶——（基本功能、初始化、MR寄存器）
文章目录一、DDR基本功能1.1、什么是Prefetch？1.2、时钟频率关系二、DDR状态转换流程三、DDR的初始化3.1、Power up initialization3.2、Reset initialization四、MR寄存器4.1、4.2、一、DDR基本功能 DDR基本功能主要包括：8-bit prefetch预取——8-bit，是指8位数据，即8倍芯片位宽的数据。由于DDR内部数据传输是32bit，外部pin口DQ位宽4bit（存储单元数据位宽），在发起读数据（写同理）操作时，
2022-03-29 22:36:45
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原创 （二）DDR协议基础进阶——（Pinout信号组成、地址关系）
文章目录一、DDR的相关命令二、DDR的时序一、DDR的相关命令 DDR在完整的PC端或移动电子消费端中属于芯片的外挂组件，其引脚信号按照功能可以分为6大类：前3类为时钟信号、地址及控制信号、数据信号；后3类为电源信号、接地信号、配置信号。 具体的信号信息如下表： 分类 信号名 方向 源 描述 时钟复位信号 CKE IN 时钟使能, Clock Enable 阻抗匹配使能
2022-03-28 10:53:07
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原创 （四）Python模块之正则表达式（re）
文章目录一、正则表达式中元素一、正则表达式中元素原子：正则表达式中实现匹配的基本单位，也称字符；原子表（仅匹配一个）含义\d匹配任意一个数字，等价于字符集[0-9]\s匹配任意一个空白符，等价于字符集[\t\n\r\f ]\w匹配任意一个数字、字母和下划线，等价于[A-Za-z0-9_]\D匹配非数字字符\S匹配非空白字符\W匹配非单词字符元字符：正则表达式中具有特殊含义的字符；（贪婪）数量元字符含义贪婪量词
2022-03-20 15:56:24
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原创 （三）Python中的常用内置模块（os、sys）
文章目录一、os模块（operate system）一、os模块（operate system）【注】python字符串中的前导 r 表示原始字符串标识符，也就是说，用r表示‘ ’内部的字符串不及进行转义【注】python的print字符串前加 f 表示格式化字符串，加 f 后可以在字符串里面使用用花括号括起来的变量和表达式 ，如果字符串里边没有表达式，那么前边加不加f应该都一样（python3.6新增）#!/usr/bin/env pythonimport os#(一)、获取当前进程路径
2022-03-10 16:29:34
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原创 （一）Python基础语法
文章目录一、变量与数据类型二、列表基础 [ ]三、操作列表 [ ]—遍历一、变量与数据类型 Python数据类型不用声明，编译器自动识别，常见数据类型如下；Python的每一行代码结尾不需要添加分号；Python的代码块内需遵循严格缩进规则；Python3在打印消息时习惯性加上括号；python的单行注释采用#, 多行注释采用"""…"""。整型（int）浮点型（float）布尔型（bool）字符串（string）： 分 单引号 / 双引号 两类，用法：字符串大小写修改，字符串拼接，str
2022-02-27 16:26:40
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转载 （一）DDR 基础介绍——（演进、构成、存储原理）
文章目录一、什么是DDR1.1 DDR的演进变化1.2 DDR的内存组成1.2 DDR的内存原理二、DDR命令参数三、DDR传输方式一、什么是DDR 我们常说的DDR，亦即DDR SDRAM，指的是PC端或者消费电子（手机，平板）中的内存，是 “Double Data Rate Synchronous Dynamic Random Access Memory”（双数据率同步动态随机存储器）的简称，它允许在时钟脉冲的上升沿和下降沿传输数据，其主要作用是为了和CPU频率同步，进而大大提高数据传输效率。
2022-02-06 10:55:09
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原创 Verilog 之 generate语句块用法
文章目录一、generate-for genvar与generate是Verilog 2001才有的，功能非常强大，可以配合条件语句、分支语句等做一些有规律的例化或者赋值等操作，对于提高简洁代码很有帮助，同时也减少了人为的影响。 generate语句允许细化时间（Elaboration-time）的选取或者某些语句的重复。这些语句可以包括assign连续赋值语句、always语句、initial语句、模块实例引用的语句、门级实例引用语句等。细化时间是指仿真开始前的一个阶段，此时所有的设计模块已经被
2022-01-16 20:36:19
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转载 AXI中的传输类型——图文解释（Burst / Outstanding / Out-of-order 等）
文章目录一、Burst Transfer二、Outstanding Transfer三、Out-of-order Transfer四、Interleaving Transfer五、Narrow Transfer六、Unaligned Transfer一、Burst Transfer AXI burst读操作：master只需要发送burst的起始地址，slave会根据burst的起始地址与burst场地自动进行地址计算，将对应的数据与响应发送到master侧。 AXI burst写操作中
2022-01-08 22:18:04
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原创 SVA——与设计的连接（bind关键字用法）
文章目录一、SVA 定义在模块中二、SVA检验器与设计的bind绑定2.1、通过模块名实现绑定2.2、通过模块例化名实现绑定 SVA检验器与设计（DUT）的连接方式主要有两种方式：直接将SVA检验器定义在模块（module）中；将SVA检验器与模块、模块的实例或者一个模块的多个实例进行bind绑定；一、SVA 定义在模块中 示例：module inline(clk, a, b, d1, d2); input logic clk, a, b; input lo
2021-09-19 21:22:30
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原创 AMBA总线—AXI3.0总线协议详解
文章目录一、AXI协议介绍二、AXI架构——通道（channel）2.1. 写通道结构2.2. 读通道结构2.3. 通道含义三、AXI信号描述一、AXI协议介绍 AXI，高级可拓展接口（全称Advanced eXtensible Interface）， 传输过程中地址/控制和数据相位互相分离，该总线协议特点：高速度、高带宽、单向通道、管道化互联；采用基于突发的传输，主机只需要首地址，读写并行；支持非对齐操作，采用字节选通的方式实现；支持发送多个outstanding 地址操作 ；支持乱序
2021-08-29 16:58:12
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原创 AHB—SRAMC基于UVM的Testbench之一（agent）
文章目录一、代码1.1 AHB接口：ahb_if.sv一、代码1.1 AHB接口：ahb_if.sv`ifndef AHB_IF_SV`ifndef AHB_IF_SVinterface ahb_if(input bit hclk, input bit sram_clk); logic hresetn; logic [31:0] haddr; logic [1:0] htrans; logic [2:0] hsize; logic hwirte
2021-07-15 21:00:22
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乐鑫提前批数字IC设计岗(20.06.09).docx
2020-09-25
Switch／Router Architectures：Shared-Bus and Shared-Memory Based Systems 2018.pdf
2020-09-07
Low Power Methodology Manual for Soc Design.pdf
2020-07-10
spi Master core.doc
2020-07-05
a practical guide to adopting the universal verification methodology中文版.pdf
2020-07-02
[chinese]cracking digital vlsi verification inter.pdf
2020-06-28
AMBA ＤＭＡ Controller DMA330_r1p0_trm.pdf
2020-05-14
eetop.cn_基于总线监听的Cache一致性协议分析.pdf
2020-05-05
IC验证工作—资料整理v1.pdf
2020-03-27
01_IEEE_1800-2012_SystemVerilog.pdf
2020-03-11
Verilog的135个经典设计实例 (1).pdf
2020-03-11
SOC设计基础.docx
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学习Linux的一些笔记.docx
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