![](https://img-blog.csdnimg.cn/20201014180756757.png?x-oss-process=image/resize,m_fixed,h_64,w_64)
Veriog
原点qiang
这个作者很懒,什么都没留下…
展开
-
UART接收数据时bit计数的一个问题
数据帧格式起始位:1bit,数据位:8bit,无校验,停止位:1bit注意点接收数据bit计数时应计到1+8(bit) 时停止,而非计到1+8+1(bit)时停止;实际工作是计到10bit时停止数据接收出错,而计到9bit时接收数据正常。计数到10bit时结果计数到9bit时结果结果分析根据仿真图可以看出,计数到9bit时有效数据已经接收完毕,而计数到10bit则显得有些多余;而在仿真时可以看出两种情况接收到的数据相同,但是在实际工作过程中,计数到10bit时数据接收错误;实际与仿真原创 2020-11-09 18:17:20 · 708 阅读 · 0 评论 -
Verilog可综合与不可综合
(1)所有综合工具都支持的结构:always,assign,begin,end,case,wire,tri,aupply0,supply1,reg,integer,default,for,function,and,nand,or,nor,xor,xnor,buf,not,bufif0,bufif1,notif0,notif1,if,inout,input,instantitation,module,negedge,posedge,operators,output,parameter。(2)所有综合工具都不转载 2020-10-10 13:38:34 · 1352 阅读 · 0 评论 -
Verilog和综合工具设计ASIC或者复杂FPGA的基本流程
(1)系统分析和指标的确定。(2)系统划分:顶级模块;模块大小估计;预布局。(3)模块级设计,即对每一模块:写RTL级Verilog;综合代码检查;写Verilog测试文件;Verilog仿真;写综合约束、边界条件和层次;预综合以分析门的数量和延时。原创 2019-03-30 20:48:37 · 1516 阅读 · 0 评论 -
Verilog--边沿检测
//上升沿检测电路,打一拍后,看前后是否相反always@(posedge clk or negedge rst_n)begin if(!rst_n) begin a_ff0 <= 1'b0; end else begin a_ff0 <= a; endendalways@(posedge clk or negedge rst_n)begin if(!rst_...原创 2019-07-26 12:44:10 · 3012 阅读 · 0 评论