FPGA
原点qiang
这个作者很懒,什么都没留下…
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UART接收数据时bit计数的一个问题
数据帧格式起始位:1bit,数据位:8bit,无校验,停止位:1bit注意点接收数据bit计数时应计到1+8(bit) 时停止,而非计到1+8+1(bit)时停止;实际工作是计到10bit时停止数据接收出错,而计到9bit时接收数据正常。计数到10bit时结果计数到9bit时结果结果分析根据仿真图可以看出,计数到9bit时有效数据已经接收完毕,而计数到10bit则显得有些多余;而在仿真时可以看出两种情况接收到的数据相同,但是在实际工作过程中,计数到10bit时数据接收错误;实际与仿真原创 2020-11-09 18:17:20 · 647 阅读 · 0 评论 -
Verilog可综合与不可综合
(1)所有综合工具都支持的结构:always,assign,begin,end,case,wire,tri,aupply0,supply1,reg,integer,default,for,function,and,nand,or,nor,xor,xnor,buf,not,bufif0,bufif1,notif0,notif1,if,inout,input,instantitation,module,negedge,posedge,operators,output,parameter。(2)所有综合工具都不转载 2020-10-10 13:38:34 · 1264 阅读 · 0 评论 -
SystemVerilog中的虚函数和类型向下转换
写在前面:1、一直以来对这块理解都不是那么清楚,只知道个大概,比如只知道$cast做类型向下转换。今天好好看了下相关的内容,发现自己之前的理解确实有很大的偏差,今天就好好总结下了。2、难得的六一儿童节,祝各位大龄儿童节日快乐。//====================================START====================================//一、对象与句柄1、对象:对象是类的一个实例。2、句柄:指向对象的指针。要理解后面的内容,我们一开转载 2020-10-06 21:46:43 · 461 阅读 · 0 评论