工作中的所思所想（一）

为什么预估的静态工作点可能会和仿真值差别很大

之前做运放时我都会预设好静态工作点和宽长比，不管是用平方律公式还是gmid查找表，预设和仿真能很好的对应。但最近在做BG中的运放，一仿真发现偏差很大，甚至管子都不在饱和区。最开始我的惯性思维觉得之前这么算都可以，这次不行可能是工艺模型不准，但又觉得这才90nm工艺应该不至于吧。

琢磨了一圈才琢磨到电路本身上，这才注意到电路上下两侧的管子还比较符合预设，唯独中间的管子偏离很远，这才注意到这个工艺的VTH受衬偏效应很显著，Vth可能会比预估增加200mV，这才导致MOS处于线性区。

所以如果发现工作点显著偏离预设，应该检查所有的预设条件是否符合实际（Vdsat，VTH，VBIAS，IBIAS…）。若管子处于线性区，说明该管子的VGD和VTH的关系不满足饱和区的要求（PMOS：VDG<|VTP|，NMOS：VGD<VTH），所以基本上要么是这个管子的VTH不符合预期，要么就是它上下的管子VTH不符合预期（vdsat变化）导致这个管子VGD不够。

线性区管子的特点和调饱和的方式和原理

对于电流一定的情况下，本身预估工作在饱和区的管子实际工作在线性区时，会发现VGS会显著偏大预计值，所以Vdsat过大，VDS不满足饱和要求。这是因为为了提供相同的电流，线性区的管子需要更大的VGS，线性区电流和VGS-VTH成正比而饱和区和VGS-VTH的平方成正比。也可以说VGS更大的管子，饱和时ID更大，但由于电流一定，只能迫使其进入线性区才能减少电流满足KCL。

为了使线性区的管子进入饱和区，有两种方式，以NMOS为例子：1、增加VDS，这通常需要调节其上下的MOS的VGS来实现。2、增加线性区管子的宽长比：因为W/L增加，ID=unCox(W/L)(VGS-VTH)*VDS，其中ID、VDS（VD、VS被上下管子控制）一定，那么W/L增加，VGS-VTH降低，从而在VDS不变的情况下更容易饱和。

为什么工作区正确但运放增益低

如果输出阻抗是上下并联的，可以注意看看是不是有一侧阻抗过低，上下不平衡。

运放的静态电流不决定增益

运放的电流和AV无关，因为gmro在W/L或vdsat不变时与电流无关。电流主要影响了运放速度GBW、SR、噪声有关，可能还有其他吧，不太清楚了。

电流镜的饱和条件

注意电流镜的饱和条件要关注电流镜两侧是否饱和条件不一样。例如低压cascode电流镜如果只看右侧M3和M2来设置静态工作点可能会导致左侧不在饱和区，因为左侧会多一个限制条件。

deepprobe仅适用于spectre仿真器

deepprobe用于查看后仿真的节点电压和从后仿真电路中引出net外接期间进行调试是比较方便的，

但在使用中注意只能使用spectre仿真，使用spectreX或APS就不行，也可能是要设置什么，这一点属实给我坑惨。也是偶然发现的坑，怀疑了很多地方没想到是这的问题。