Cadence的版图绘制、DRC、LVS、PEX-以反相器为例

如果这篇文章对你有所帮助，不如点赞关注一下哈

layout绘制

建立layout的cellview

左侧可以选择不同属性的层，一般用drawing的。V、S和AV、NV、AS、NS用于选择可见图层

按E进入设置，因为我使用工艺要求格点为2.5nm，也就是所能画的最小线长

！！！每次进入版图都要重新设置一次，不然当你发现一些layer在移动或者测量时有些诡异就完了，而且在不同格点下画出来的是通过不了DRC!!!

（https://www.eda.ncsu.edu/wiki/FreePDK45:Contents#User_Guide 我用的工艺要求）

grid参数含义如下（下图仅为例子），每次编辑版图都要重新设定一次。
Minor Spacing：小点间距离
Majorr Spacing：大点间距离

先画有源区active，选layer后按R画矩形，按k显示尺子
（S:伸缩图形，按s后点击图形某边再移动鼠标；M:移动；这两个也可以先按键在框选住要被操作的部分）



画poly、通孔（正方形）

把管子位置（active和出头的poly）被Vtg（蓝色）包含，这部分设计规则上并没有。

快进一下，加上p掺杂和n掺杂，引出栅极

pmos放在nwell，nmos放在pwell，加上金属（蓝），漏相连，p源和衬底连接到高，n源和衬底连接到低。大致完成，应该还会要修改。
大致顺序：active-poly-contact-vtg-pp/np-VDD、GND、衬底连接（这三个也要active、pp、np，contact）-well-pin。
！！！版图一定要放在十字附近，不然以后例化版图时元件会离鼠标很远

画到这里，我在想到了几个问题：
1、画的时候并没有分谁在上层，谁在下层，工厂是怎么区分的？
2、单看一个mos，比如nmos，在往p衬底做n掺杂时是怎么确定源漏位置的？
3、有源区是什么？
4.、为什么pwell和nwell都在？
回答
1、看视频第一节七分钟位置：https://www.bilibili.com/video/BV1dL411n7c2?share_source=copy_web
2、解释http://blog.sina.com.cn/s/blog_7385e45f0102veyf.html，而且是在长poly后才开始np掺杂，所以并不会掺杂到栅下面。
3、有源区是硅片上做有源器件的区域。结合2应该就明白为什么要active。
4、双阱工艺：采用p型硅晶圆片作为衬底，在衬底上做出N阱，用于制作PMOS晶体管，在衬底上做出p阱，用于制作nMOS晶体管。还有https://blog.csdn.net/zhangzker/article/details/94394562
解决完这些问题终于能让我安心继续学了。

画个pin

设置一下pin，把VDD、GND、IN、OUT安排上，pin的十字点要放在metal1上

最终

DRC检验

接下来要对版图进行设计规则检查：一般设计规则是以器件的特征尺寸（如MOS电路中器件的栅长）为基准，根据制造工艺水平（图形横向的加工误差和光刻的对中误差）及某些其它考虑，制定出的一整套关于各掩膜相关层上图形自身尺寸及图形间相对尺寸的许可范围。设计规则的范围很宽，项目极其繁杂，但其中大部分规则是关于图形边与边之距离的规范。

导入rule，在使用的工艺库里面

设置存储DRC结果的文件夹

其他不用修改，然后我们可以保存这次的设置作为runset，之后再做drc就只要在rule导入它就行，就不用再找工艺文件了。

发现版图存在设计问题，修改直到通过，然后就可以关掉了。

LVS

LVS全称为Layout Versus Schematics， 是 Dracula 的验证工具，用来验证版图和逻辑图是否匹配。LVS 在晶体管级比较版图和逻辑图的连接性，而且输出所有不一致的地方。

前面步骤类似DRC



设置输入

通过LVS

PEX

PEX：提取寄生参数

run pex

结果如图

最后

接下来会更新后仿真，看完不妨点赞关注。