FPGA基础知识一（功能仿真与时序仿真）

最新推荐文章于 2025-03-31 10:50:24 发布
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分类专栏： FPGA基础 功能仿真 文章标签： fpga 硬件 verilog systemverilog
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功能仿真也被称作 RTL 级行为仿真，前仿真，目的是分析设计电路逻辑关系的正确性。缺点：不带有任何的门延时、线延时等等，只是理想情况下的仿真。优点： 仿真速度快，可以根据需要观察电路输入输出端口和电路内部任一信号和寄存器的波形

时序仿真使用布局布线后器件给出的模块和连线的延时信息， 在最坏的情况下对电路的行为作出实际地估价。时序仿真使用的仿真器和功能仿真使用的仿真器是相同的，所需的流程和激励也是相同的；惟一的差别是为时序仿真加载到仿真器的设计包括基于实际布局布线设计的最坏情况的布局布线延时， 并且在仿真结果波形图中，时序仿真后的信号加载了时延， 而功能仿真没有

下面用QuartusII13.1和Modelsim-Altera来举例说明一下

 1. 代码比较简单，就是一个二选一的程序

2. 下面是对代码进行一个简单的仿真，代码比较简单

3. 功能仿真的话，不需要全编译，只需综合一下即可，然后我们打开Modelsim软件，在这里我是用的Modelsim-Altera联合仿真，可以直接在QuartusII直接打开Modelsim

如图所示，RTL仿真就是功能仿真，也叫前仿真

4. 打开Modelsim，我们把光标在仿真波形界面点一下，在点一下自动收缩，我们可以看到，仿真的结果和我们所设计的是一致的，证明我们的逻辑是OK的

5. 关闭仿真软件，下面我们看一下时序仿真，仿真之前我们要进行一下全编译，布局布线

点击RTL仿真下面的选项，同样的，我们自动收缩一下

6. 对比前仿真和后仿真，我们可以清晰的看到，两个波形是不一样的，那是因为前仿真是完全理想情况下的仿真，它不考虑你实际的器件，延时，等实际的影响，所以用来验证代码逻辑是可行的，但是后仿真是模拟实际的电路延时，在最坏的情况下对电路的行为以及布局布线作出实际地估价，所以我们看到的波形有明显的时延

7. 由此可知，仿真对于我们整个工程来说是至关重要的，它能快速，有效的去帮你查找代码逻辑上的错误，还能以最坏的情况去分析代码的可靠性，实际上，Quartus比起VIVADO的综合速度还是较快的，所以前仿真的效率还是可以的

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