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RSS订阅原创 触发器的建立时间及保持时间
在数字逻辑电路中，我们通常会遇到这么一个问题，数据的传输过程中不满足触发器的建立时间与保持时间，导致亚稳态状态的产生。在哪些情况下回产生亚稳态和减小亚稳态产生的方法在上一篇中有说明，在这里主要阐述触发器的建立时间与保持时间。我们在书上通常会看到对建立时间和保持时间的定义，建立时间是在时钟上升沿到来之前，数据需要保持的时间；保持时间是在时钟上升沿到来之后，输入数据需要继续保持的时间。但这个定义的标...
2020-05-09 15:27:00
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原创 FPGA
初识FPGA开始认识FPGA的时候是在2018年的9月份，也是我刚刚步入研究生生活的时候。但接触它在大学期间，大学的时候学习数电知识，用过quatus-II软件进行数字电路的绘制，记得比较清楚的是数字电路实验课程有一个大作业，我选择的是交通灯的设计，由于那个时候不会使用Verilog语言和VHDL语言，只能选择用逻辑门搭建出一个交通灯的电路，这过程可以说是相当艰难，不过庆幸的是最后能够基本满足实...
2020-01-15 22:54:35
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空空如也
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