触发器的建立时间及保持时间

在数字逻辑电路中，我们通常会遇到这么一个问题，数据的传输过程中不满足触发器的建立时间与保持时间，导致亚稳态状态的产生。在哪些情况下回产生亚稳态和减小亚稳态产生的方法在上一篇中有说明，在这里主要阐述触发器的建立时间与保持时间。
我们在书上通常会看到对建立时间和保持时间的定义，建立时间是在时钟上升沿到来之前，数据需要保持的时间；保持时间是在时钟上升沿到来之后，输入数据需要继续保持的时间。但这个定义的标准是什么呢？我们又该如何去理解这个建立时间与保持时间呢？参考数字电子技术基础第六版的第227页。

如图中所示，该图为传输门构成的D边沿触发器，由两个电平D触发器构成，前一个电平D触发器是在时钟为低电平的时候进行数据传输，后一个电平触发器是在时钟的高电平进行数据传输。工作原理就是在时钟的低电平时，TG1、TG4打开，TG2、TG3关闭，数据D经过传输门和方向器G1到达Q1‘，在经过一个方向器G2到达Q1；在时钟的高电平时，TG1、TG4关闭，TG2、TG3打开，此时前一个触发器关闭，输入数据D不进入触发器中，第二个触发器打开，将第一个触发器中的Q1’端的数据作为输入信号，经过反相器后得到Q，此时的Q是之前的输入信号D。因此，在时钟的一个上升沿实现数据的传输。
假定每个门（反相器和传输门