岸边水的博客

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从用法上看，Quad SPI与QPI的区别在于指令输入的方式，Quad SPI模式指令是通过SI(IO0) pin输入的，地址，数据是通过SI(IO0)/SO(IO1)/IO2/IO3传输的，QPI模式，指令，地址和数据都是通过SI(IO0)/SO(IO1)/IO2/IO3传输的,Quad spi包含Quad I/O和Quad ouput ，上面说的是Quad I/O，Quad ouput是指令和地址是通过SI(IO0) pin输入，数据是通过SI(IO0)/SO(IO1)/IO2/IO3传输的...

Memory的分页机制，MMU，TLB，Cache，VA及PA，Virtual memory及Physical memory最近读了一些关于内存管理系统的文章，感觉好多博主讲的很好，大概了解了一些知识，为了避免自己遗忘，根据自己对其他博主文章的理解，在此记录一下自己的想法首先计算机的memory并不是连续的，是分页的，对于32位系统来说，最多对应4GB的memory，并且每个页的大小是4KB。也就是每4KB，可以看做是一个小的内存块，这4KB空间范围内地址的低12位以上的地址是相同的。因为使用memo

关于为什么AXI协议会单独给write response一个channel的一点想法协议中说AXI的主要特征之一是out-of-order transaction completion，如果这个重点是完成的顺序的话，也就是master得到响应算完成，解释如下读操作确实是这样，因为数据本来就可以乱序，所以response随着读数据返回就达到了乱序完成的效果。但是写不一样，写的时候如果接收数据是按照发送的顺序接收的，这个时候如果在接收的时候就返回response，就不是乱序完成了，而给response单独

Transfer和Burstburst是transfer的合集，一个burst里会有若干transferInterconnectInterconnect可以给master来的transfer加上额外的ID tag，这使得来自每个master的ID tag都是独特的，一般设计为额外的4bits，master发出的ID tag为4bits，这样slave就必须设计为8 bits. 在来自master的信号中，interconnect会把这部分额外的ID tag给加上，在来自slave的信号中，中inter

AXI Ordering ModelAXI支持乱序的事务完成，对于每个transaction来说，包括cmd和data信号，都给了一个ID标签，使用此标签来实现乱序事务完成具有相同ID标签的transaction需要按照他们被发送的顺序执行并返回具有不同ID标签的则可以乱序执行并返回在AXI3中有五个ID标签信号，如下：AWID 此ID通过write address channel传输，是address group signal 的ID标签WID 此ID是通过write data chan

AHB总线的主要特征支持burst传输单时钟边沿触发的操作非三态实现宽的数据总线配置 64,128,256,512和1024bits总线结构对于单master的AHB总线来说，主要包含master，decoder，multiplexor以及salves，对于多masters的情况，还需要加入arbiter来进行仲裁Master interfaceSlave interfaceDecoder diagram对于decoder来说，因为有多个的slave，所以需要对地址进行译码

MIPS虚拟地址和物理地址映射关系图做存储器地址转换的原因隐藏和保护，因为软件只能看到虚拟地址，看不到真实的物理地址。运行在用户特权级的程序，最终被映射到的地址位于kuseg的范围内给程序分配连续的存储空间。因为连续的地址空间可以使得程度具有更快的运行速度，虽然在物理地址中映射的空间不一定是连续的，但是在虚拟地址中是连续的地址空间。扩大地址范围。有些CPU不能直接访问他们物理存储器的全部范围，如果想访问更大的范围，需要使用MMU使存储器映射适应你的程序。在一个大的操作系统里，有可能运行者一个程

AXI总线学习AXI协议的主要特征主要结构通道定义读写地址通道读数据通道写数据通道写操作回应信号接口和互联寄存器片基本传输Read burstOverlapping read burstWrite burst传输顺序信号描述全局信号读/写地址通道信号写数据通道信号写响应通道信号读数据通道信号低功耗接口信号通道握手握手流程通道之间的关系各个通道握手信号之间的依赖关系额外的控制信息Cache的支持原子访问独占访问锁定访问写选通窄传输字节不变非对齐传输Quality of service signaling时钟和