计算机术语中英文对照表（流水线/微架构/体系结构/指令集）

术语	翻译	描述
Intel Architecture (IA)	IA架构	执行x86指令集的CPU架构
Pipeline	流水线	根据上下文，翻译做“流水线”或者“管道”
Pipelined	流水线化的
Instruction pipeline	指令流水线
5-stage pipeline	5级流水线
Stage	阶段，或级	根据上下文和中文习惯翻译
Call site	调用点	调用者函数中调用某个函数的语句位置
Pipeline stall	流水线停顿
Pipeline delay	流水线迟滞	几乎等同于“流水线停顿”
Pipeline hazard	流水线冲突
Dynamic execution	动态执行
Dynamic prediction	动态分支预测
Static prediction	静态分支预测
Dynamic predictor	动态预测器
Static predictor	静态预测器
In-order	有序
Out of Order (OOO)	乱序
Superscalar	超标量
Processor core	处理器核	通常指处理器中执行指令操作的各单元的集合，从指令预取开始，到退役单元结束。
Execution core	执行核	通常指流水线中的乱序执行相关的单元，包括预约站，执行单元等
OOO engine	乱序引擎	包括重命名器，预约站，和执行核
Execution Unit (EU)	执行单元	执行指令的硬件逻辑，例如整型ALU或浮点单元等
Execution stack	执行单元栈，或者执行栈	同一个发射端口下的某几个执行单元可以构成执行单元栈
Execution cluster	执行栈簇	同一个发射端口下的多个执行单元栈构成一个执行栈簇
Bypass delay	旁路延迟	一个执行栈生产的数据发往另一个执行栈消费使用，中间所耗费的时钟周期周期数
Bypass network	旁路网路	旁路网路用于将一条微指令的计算结果转发给另一条微指令做源操作数。转发过程的延迟即旁路延迟
Bank	存储体	构成存储器的部件
Memory	存储器	包括RAM和ROM
Main memory	主存	指计算机中的内部存储器，俗称内存
Branch prediction	分支预测
(Branch) resolve	分支决断	确定分支指令的采纳路径，即走向
Taken branch	采纳分支	分支条件决断后，被执行的分支
Not-taken branch	未采纳分支	分支条件决断后，未被执行的分支
Branch history table	分支历史表	与BTB一起进行分支预测
Previously-encountered branch	前见分支指令	以前遇到过的分支指令
Backward branch	回跳，或后向分支
Forward branch	前跳，或前跳分支
Forward-not-taken	前跳不采纳	静态预测机制将前向跳转预测为不采纳
Backward-taken	后跳采纳	静态预测机制将后向跳转预测为采纳
Direct jump	直接跳转
Indirect jump	间接跳转
Fall-through branch	落空分支	紧跟着分支指令的分支
Near branch	近分支	即 落空分支
Far branch	远分支	即else分支
Near jump	近跳转
Far jump	远跳转
Near Branch	近跳转分支
Branch Target Buffer(BTB)	分支目标缓存区
Branch delay	分支延迟	分支预测失败导致的性能损失，通常以延迟的时钟周期数计算
Register Renaming	寄存器重命名，或寄存器更名
Register name space	寄存器名字空间	所有可用的寄存器名称集合
Interleaving	交错
macroinstruction	x86指令
microinstruction	微指令，或uOp
Speculative execution	投机执行
Issue	发射
Issue port	发射口	分发微指令的端口
Dispatch	分发，或派发
Dispatch port	发射口	即issue port
Load operation	加载，或者读存操作
Store operation	存储，或者写存操作
Dependency chain	依赖链	各指令间的依赖关系，用于分析可以乱序执行的指令
Critical path	关键路径
Renamer	重命名器	执行核中的一个主要部件
Read-after-read hazard	读后读冲突
Write-after-read hazard	读后写冲突
False dependency	假依赖	由于寄存器名字空间太小，即数量太少，造成的指令间寄存器依赖，可以通过重命名机制消除
Instructions per cycle(IPC)	每周期指令数	每个周期内处理器可以执行完毕并退役的指令数量
Outstanding load miss	读操作缓存未中	当缓存未中时，需要从存储器中读取数据，在等待数据期间，这个未中的请求叫做outstanding miss。
Store forwarding	存储转发	对于同一地址的先存储后读取，可以直接将存储数据转发到读取指令，无需等待数据写入存储器后再读取
Store-to-load forwarding	存储读取转发	即存储转发
Cache line	缓存行
Cache hierarchy	缓存层级
Inclusive cache	包含式缓存	第i级缓存中的缓存行也存在于第i+1级缓存中
Non-inclusive cache	非包含式缓存	第i级缓存中的缓存行并不一定存在于第i+1级缓存中
Access	访问	即可以是存操作，也可以是取操作
Coherency	缓存一致性	确保设备(不仅仅是CPU)不会获取过时的数据
Coherency protocol	缓存一致性协议	用于保障缓存一致性的机制
Snoop	缓存嗅探
Dual-ported	双端口	即有两个端口，可以同时操作
Short latency	低延迟，或短延迟
Long latency	高延迟，或长延迟
Clock	时钟周期	同cycle
Cycle	时钟周期	同clock
Processor clock speed	处理器频率	例如运行在1.5GHz频率上的处理器
Bus clock speed	总线频率	例如运行在100MHz频率上的总线
Bus congestion	总线拥塞	多个事务同时请求总线，导致总线繁忙，响应延迟
Processor cycle	处理器周期
Bus cycle	总线周期
Bus ratio	总线比	处理器频率与总线频率的比值，由于处理器的频率通常更高，所以这个值通常大于1
Pipeline	流水线
Pipelined	流水线化
Functional block diagram	功能框图
(external) system bus	(外部)系统总线	即地址总线/数据总线/控制总线的合称
Cache bus	高速缓存总线	不引起歧义的情况下，简称为缓存总线
Internal bus	内部总线	CPU内部的总线
L2 Cache	二级高速缓存	不引起歧义的情况下，简称为二级缓存
Unified L2 Cache	二级混合缓存	既可以保存指令，又可以保存数据的缓存
Shared L2 Cache	二级共享缓存	在多个处理器核之间共享的高速缓存
L1 Data Cache (L1D)	一级高速数据缓存	不引起歧义的情况下，简称为数据缓存
L1 Instruction Cache (L1I)	一级高速指令缓存	不引起歧义的情况下，简称为指令缓存
L1 Code Cache	一级高速指令缓存	同L1 Instruction Cache，不引起歧义的情况下，简称为指令缓存
Data prefetcher	数据预取器
Data prefetch logic	数据预取逻辑	处理器中的数据预取硬件
Cache miss	缓存未命中，缓存未中
Cache hit	缓存命中
Modified	修改状态	MESI缓存一致性协议中的状态
Exclusive	独占状态	MESI缓存一致性协议中的状态
Shared	共享状态	MESI缓存一致性协议中的状态
Invalidate	无效状态	MESI缓存一致性协议中的状态
Initiating core	发起核	在多核系统中，执行访存指令的处理器核
4-way	4路
Set associative	组相联，或组关联
Self-modified code	自修改代码
Memory interface unit	内存接口单元	负责计算指令访存时的有效地址。注意不是BIU，不负责内存读写操作
Memory order buffer (MOB)	内存访问排序缓存区	注意不是Reorder Buffer
Scheduling	调度
Fetch	取指
Prefetch	指令预取
Instruction Prefetch Unit	指令预取单元
Fetch line	指令行	每次IFU读取的16字节指令行
Instruction line	指令行	即fetch line
Misaligned target	未对齐分支目标	没有按照16字节对齐的分支目标
Decode	译码
(Instruction) Decoder	(指令)译码器
Instruction predecoder	指令预译码器
Predecoder unit	指令预译码单元	即指令预译码器
Simple-instruction decoder	简单指令译码器	简称为简单译码器
Complex-instruction decoder	复杂指令译码器	简称为复杂译码器
Main decoder	主译码器	即复杂译码器
Instruction length decoder	指令长度译码器	标记指令流中每条x86指令的边界
Instruction queue	指令队列	保存以标记长度的x86指令队列
Instruction decoder queue(IDQ)	译码后微指令队列	注：这个术语没有按英文字面意思“指令译码器队列”翻译。
Decoded ICache	译码后微指令高速缓存	存在于Sandy Bridge微架构；等价于Nehalem微架构中IDQ
Scalar SIMD instruction	标量SIMD指令
Scalar SIMD operation	标量SIMD操作
Packed SIMD instruction	组合SIMD指令
Packed SIMD operation	组合SIMD指令
Microcode Instruction sequencer	微指令序列生成器	译码复杂的4微指令以上的x86指令，即x86指令译码后对应4条以上的微指令
microsequencer	微指令序列器，或微序列器	即微指令序列生成器
Forward data stream	前向数据流
Backward data stream	后向数据流
Microcode ROM	微码ROM	Pentium 4处理器上用于译码超过4微指令的x86指令的“译码器”
Micro-op, uop	微指令
Triadic micro-op	三操作数微指令
Trace cache	跟踪片高速缓存	Pentium 4上的“指令池”
Execution Trace Cache	执行跟踪片缓存	Trace Cache的全称
Register alias table	寄存器别名表
Instruction pool	微指令池
Reorder buffer	(微指令)排序缓存区	不同于memory order buffer
Instructions in flight In-flight instruction	进行中指令	执行核中所有处在执行状态（包括执行完毕尚未退役）的微指令
Reservation station	(执行)资源分配站	用于为微指令分配执行资源
Integer unit	整型单元	执行整型指令
Floating-point unit	浮点单元	执行浮点指令
Address generation unit (AGU）	地址计算单元	指令访存时，用于生成有效地址
Retire Unit	退役单元	按照程序设计顺序更新处理器架构状态，退役指令
Retirement register file	退役寄存器堆	Todo： 如何翻译
Register file	寄存器堆	所有寄存器的合称
Transaction-oriented bus	事务型总线	每次总线访问都是独立请求与响应成对操作
Request	请求
Response	响应
Close-coupled	紧耦合的
Source operand	源操作数
Destination operand	目的操作数
Addressing mode	寻址方式
Immediate operand	立即数
Immediate addressing	立即寻址
Register operand	寄存器操作数
Register addressing	寄存器寻址
Memory operand	存储器操作数
Memory addressing	存储器寻址
Register indirect addressing	寄存器间接寻址
Index addressing	变址寻址
Based addressing	基址寻址
Based index addressing	基址变址寻址	有时简称为“基变寻址”
Displacement	位移量
Offset	偏移量
Logical address	逻辑地址	即汇编程序员看到的地址： 段基：段偏移
Physical address	物理地址	送到地址总线上用于寻址存储器的地址
Linear address	线性地址	当开启分页机制后，线性地址空间中的地址
Virtual address	虚拟地址	本文尽量不用这个术语
Effective address (EA)	有效地址	即操作数相对于段基的偏移量
Large-register	大寄存器	比小寄存器宽（即位数更多）的寄存器或者全寄存器。例如32位模式下，相对于AH/AL，AX，EAX都是大寄存器。
Full-register	全寄存器	即完整的寄存器，例如16位模式下的AX，32位模式下的EAX，64位模式下的RAX等。
Small-register	小寄存器	即某个全寄存器的子寄存器，例如相对于EAX，小寄存器包括AL，AH，AX。
Partial register	局部寄存器	相对于全寄存器，所有的子寄存器的统称，例如EAX的小寄存器包括AL，AH，AX。
Address Generation Interlock	地址生成互锁	指令之间产生依赖的情形，会导致流水线停顿
Partial stall condition	(寄存器)局部更新停顿条件	即先写入小寄存器，然后立即使用大寄存器，则产生流水线停顿。
NP (Not Pairable)	不可配对执行	Pentium处理器的指令配对执行，只能在流水线U中执行
PU (Pairable if issued to U-Pipe)	入U可配对	Pentium处理器的指令配对执行，如果执行被发射入流水线U中，则可以和其他指令配对执行
PV (Pairable if issued to V-pipe)	入V可配对	Pentium处理器的指令配对执行，如果执行被发射入流水线V中，则可以和其他指令配对执行
UV (pairable in either pipe)	任意配对	Pentium处理器的指令配对执行，入任一流水线U或V中，皆可与其他指令配对执行
Architectural state	处理器架构状态	即程序员可见的IA32寄存器以及处理器状态
Architected path	架构路径	在投机执行中，处理器最终执行完毕的路径
Non-architected path	非架构路径	在投机执行中，处理器投机执行的但是最终废弃的路径，可能由于分支预测失败导致。
Operand-size prefix	操作数宽度前缀	指令前缀0x66，用于切换操作数宽度
Address-size prefix	地址宽度前缀	指令前缀0x67，用于切换地址宽度
Length changing prefix (LCP)	(指令)长度切换前缀	即操作数宽度前缀和地址宽度前缀的合称
Return address stack	返回地址栈	用于预测过程的返回地址
Return stack buffer	返回栈缓存区	即返回地址栈
Return stack	返回栈	即返回地址栈，为避免歧义，汉语版不使用这个术语。Intel的文档有时候混用这两个术语，其实是指同一个事物。
Loop unrolling	循环展开	小的循环迭代次数，直接展开成多个顺序指令
Loop stream detector	循环流侦测器	用于侦测指令流中的符合条件的循环结构
Architected code path	架构代码路径	程序中的路径，该路径上的指令最终会执行完毕并退役
Non-architected code path	非架构代码路径	程序中的路径，该路径上的指令可能由于分支预测错误导致乱序执行核投机执行，但是最终不会执行完毕并退役，而是被废弃
Macro-fusion	宏融合	相邻的多条x86指令组合在一起生成单条微指令
Micro-fusion	微融合	多条微指令融合一起生成单条微指令
Non-temporal store	非时效存储	直接将数据写入内存，不对缓存进行操作
Streaming store	流式存储	等价于非时效存储，互相交换使用
Non-temporal load	非时效读取	按照提示将数据读入到某级缓存中
Non-temporal prefetch	非时效预取	按照提示将数据读入到某级缓存中
Temporal store	实效存储	即正常的数据写操作
Temporal load	实效读取	即正常的数据读操作
Temporal data	实效数据	短期内即将可能被使用的数据
Non-temporal data	非时效数据	短期内不大可能被使用的数据
Intel Smart Cache	Intel智能缓存	Intel Core Solo/Duo处理器上的高速缓存
Load buffer	Load缓冲区	为load操作分配的缓冲区
Store buffer	Store缓冲区	为store操作分配的缓冲区
Read-for-ownership	属主读请求	为成为缓存行的属主发起的读缓存行请求
Wide Dynamic Execution	宽动态执行	Core微架构
Advanced Smart Cache	先进智能缓存
Smart Memory Access	智能存储器访问
Advanced Digital Media Boost	先进数字媒体加速
High performance	高性能模式，或高能模式	处理器运行在最大性能模式
Power-efficient performance	能效性能模式	处理器运行在兼顾能耗与性能的模式
Induction variable	归纳变量	循环中的循环变量，或者另一个归纳变量的线性函数
Profile-guided optimization (PGO)	性能剖析知道的优化	Intel C++编译器提供的一种优化方法
Processor die	处理器基模
On-die	片上	技术准确地说，应该是基模上
Off-die	片外	技术准确地说，应该是基模外
Uncore	核外	处理器核之外的子系统集合
Memory flavor	(指令)存储器操作格式	指令操作存储器的格式
Register flavor	(指令)寄存器操作格式	指令操作寄存器的格式
Bit-toggle	比特反转	当处理器指令执行时，需要不断的反转三极管代表的比特位，主要是消耗电力
Uncacheable memory	非缓存存储类型	这种类型的数据读取或写入时不会保存在高速缓存中
Writeback memory	回写存储类型	这种类型的数据读取时也会在高速缓存中保留一个拷贝，以便后续快速访问