fpga乘法器设计要点

fpga乘法器设计
fpga乘法器相通过左移实现，位数最好定义为参数，可在上层模块中对其进行重定义防止引脚浪费，通过触发器的设计使面积功耗不会因为位数增加有太大影响。
算法实现
当输入确认键按下时，所有寄存器全部清零，计数器cnt赋值size+1,新一轮计算开始，cnt赋值0，当cnt小于size时，cnt加1，同时再对任一乘数位数判断，当其cnt位值为1时tempa_r左移cnt-1位并与temp_get相加，当cnt值为size时将temp_get值赋给积

`timescale 1ns/1ns
module mux_move(
   clk,      //时钟信号
	tempa,  //乘数
	tempb,  //乘数
	value   //积
	);
	parameter size=8;
	input clk;
	input [size-1:0]tempa;
	input [size-1:0]tempb;
	reg [2*size-1:0]tempa_r;
	reg [2*size-1:0]temp_get;
	wire set;
	reg [size-1:0]tempa_1;
	reg [size-1:0]tempb_1;
	integer cnt;
	output reg [2*size-1:0]value;
	initial
	begin
		cnt<=size;
		tempa_1<=0;
		tempb_1<=0;
		tempa_r1<=0;
		temp_get<=0;
	end
	always@(posedge clk )
	begin
		if((cnt==size)|(cnt==0))begin
			tempa_1<=#20 tempa;
			tempb_1<=#20 tempb;
		end
	end                                    //判断是否有新数据输入
	assign set=((tempa!=tempa_1)|(tempb!=tempb_1));
	wire adden;
	wire done;
	assign adden=(tempa[cnt]==1'b1)&(~done);
	assign done=(cnt==size);
	always@(posedge clk)
	begin
		if(set)begin
			cnt<=0;
			value<=0;
			shift_B<={32'd0,tempb};
		end
		else begin
			value<=(adden)?value+shift_B:value;
			shift_B<=(~done)?{shift_B[2*size-2:0],shift_B[2*size-1]}:shift_B；
			cnt<=(~done)?cnt+1:cnt;
		end
	end
	endmodule