2021-08-16

Verilog 中wire与reg的区别与用法
wire的用法：
wire型数据常用来表示已assign关键字指定的组合逻辑信号。Verilog 程序模块中的输入、输出信号类型默认自动定义为wire型。wire型信号可以用做任何方程式的输入也可用作“assign”语句或实例元件的输出。例如wire a;//定义了一个1位的wire型数据；wire [7:0]b;//定义了一个8位的wire型数据；wire[7:0]a,b//定义了两个8位的wire数据。
reg的用法：
寄存器是数据单元的抽象。寄存器类型数据的关键字是reg。通过赋值可以改变寄存器存储的值。reg数据类型常用来表示“always”模块内的指定信号，常代表触发器。其使用格式与wire型数据雷同。例如：reg[3:0]a//定义了一个为a的4为reg型数据。
参考文章:wire 与reg 在verilog使用的异同https://blog.csdn.net/u012292754/article/details/72674776