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原创 求助,用VHDL语言写的一个例化语句不对
library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity mimasuo is port(CLK:in std_logic; n:in std_logic_vector(9 downto 0); set,check,close,back,ch:in std_logic; led:out std_logic; Digital0,Digital1
2021-02-21 20:45:04
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空空如也
空空如也
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