verilog的基本概念

1.Verilog和systemverilog的区别？

System Verilog是Verilog语言的拓展和延伸。Verilog适合系统级，算法级，寄存器级，逻辑级，门级，电路开关级设计，而System Verilog更适合于可重用的可综合IP和可重用的验证用IP设计，以及特大型基于IP的系统级设计和验证。

2.Verilog语言有什么作用？（既是行为描述语言，也是结构描述语言）

行为描述（系统级、算法级、RTL级）：可描述顺序执行和并行执行的程序结构；用延迟表达式或事件表达式来明确的控制过程的启动时间；通过命名的事件来触发其它过程里的激活行为或停止行为；提供了条件如if-else，case等循环程序结构；提供了可带参数且非零延续时间的任务程序结构；提供了可定义新的操作符的函数结构；提供了用于建立表达式的算术运算符，逻辑运算符，位运算符；

Verilog HDL语言作为一种结构化（门级、开关级）的语言非常适用于门级和开关级的模型设计；提供了一套完整的表示组合逻辑的基本元件的原语；提供了双向通路和电阻器件的原语；可建立MOS器件的电荷分享和电荷衰减动态模型；Verilog HDL的构造性语句可以精确地建立信号的模型。

3.用硬件描述语言设计的数字系统需要经过哪些步骤才能与具体的电路相对应？

编写设计文件；功能仿真；优化，布局布线；布线后门级仿真。

建模、仿真、验证、综合

综合：通过综合工具（EDA工具）把行为级描述的模块通过逻辑网表自动转化为门级形式的模块（由与门，或门和非门组成的加法器，比较器等组合逻辑。）。

仿真：对电路模块进行动态的全面测试。（分别为前仿真，逻辑网表仿真，门级仿真和布线后仿真，四个层面；前仿真，逻辑网表仿真，门级仿真可以调试和验证逻辑系统的设计和结构准确与否，并发现问题及时修改。布线后仿真，分析设计的电路模块的运行是否正常。）