SRIO xilinx官方源码分析（一）——头文件instruction_list.vh

已于 2022-12-08 10:52:49 修改
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分类专栏： SRIO 文章标签： fpga开发
于 2022-12-07 21:42:56 首次发布
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NUM_SWRITES表示待发送SWRITE事务的数量；

NUM_NWRITTES表示待发送的NWRITE_R事务的数量；

NUM_NWRITERS表示待发送NWRITER事务的数量；

NUM_NREADS表示待发送NREAD事务的数量；

NUM_DBS表示待发送DB事务的数量；

NUM_MSGS表示待发送的MSG事务的数量。

NUMBER_OF_INSTRUCTIONS为所有待发送事务的总数量

​
​
localparam NUM_SWRITES = SEND_SWRITE ? 37 : 0;
localparam NUM_NWRITERS = SEND_NWRITER ? 19 : 0;
localparam NUM_NWRITES = SEND_NWRITE ? 19 : 0;
localparam NUM_NREADS = SEND_NREAD ? 26 : 0;
localparam NUM_DBS = SEND_DB ? 2 : 0;
localparam NUM_MSGS = SEND_MSG ? 17 : 0;
localparam NUM_FTYPE9 = SEND_FTYPE9 ? 1 : 0;

​
​localparam NUMBER_OF_INSTRUCTIONS = NUM_SWRITES + NUM_NWRITERS + NUM_NWRITES + NUM_NREADS + NUM_DBS + NUM_MSGS + NUM_FTYPE9;

以下代码定义了37个swrite个事务（stream流写事务），注意：{12'h000, SWRITE, 4'h0,   36'h000000777, 8'd0}不是一个swrite事务的HELLO格式的数据包；

在此，回顾一下swrite事务的HELLO格式数据包：

其中R代表保留，一般默认为0。

第一列的十二位数据12'h000，其中高8位为R（保留），因为swrite没有srcTiD。低4位分别表示1bit的R(保留)、2bit的prio、1bit的CRF。

第二列为4bit的FTYPE，swrite事务的FTYPY为4‘h6。

第三列为4bit的TTYPE，swrite事务的TTYPE为R，即0。

第四列为36bit的数据，高两位为R（保留），低34位为地址addr。

第五列为8位数据，表示size，swrite事务的size为R，即0。如果size不为0，不管为多少，目标Target会将size当成0来处理。

localparam [64*37-1:0] swrite_instruction = {
  // RSVD,   FTYPE, TTYPE,  ADDRESS,       SIZE
  // SWRITEs
  {12'h000, SWRITE, 4'h0,   36'h000000777, 8'd0},  
  {12'h000, SWRITE, 4'h0,   36'h000008806, 8'd0},  
  {12'h000, SWRITE, 4'h0,   36'h000000125, 8'd0},  
  {12'h000, SWRITE, 4'h0,   36'h000000124, 8'd0},  
  {12'h000, SWRITE, 4'h0,   36'h000000123, 8'd0},  
  {12'h000, SWRITE, 4'h0,   36'h000000122, 8'd0},  
  {12'h000, SWRITE, 4'h0,   36'h000000121, 8'd0},  
  {12'h000, SWRITE, 4'h0,   36'h000000120, 8'd0},  
  {12'h000, SWRITE, 4'h0,   36'h000000126, 8'd1},  
  {12'h000, SWRITE, 4'h0,   36'h000000124, 8'd1},  
  {12'h000, SWRITE, 4'h0,   36'h000000122, 8'd1},  
  {12'h000, SWRITE, 4'h0,   36'h000004350, 8'd1},  
  {12'h000, SWRITE, 4'h0,   36'h000004355, 8'd2},  
  {12'h000, SWRITE, 4'h0,   36'h000012300, 8'd2},  
  {12'h000, SWRITE, 4'h0,   36'h000012304, 8'd3},  
  {12'h000, SWRITE, 4'h0,   36'h000345000, 8'd3},  
  {12'h000, SWRITE, 4'h0,   36'h000345003, 8'd4},  
  {12'h000, SWRITE, 4'h0,   36'h004550000, 8'd4},  
  {12'h000, SWRITE, 4'h0,   36'h004550002, 8'd5},  
  {12'h000, SWRITE, 4'h0,   36'h198877600, 8'd5},  
  {12'h000, SWRITE, 4'h0,   36'h198877601, 8'd6},  
  {12'h000, SWRITE, 4'h0,   36'h2ABBCCDD8, 8'd6},  
  {12'h000, SWRITE, 4'h0,   36'h2ABBCCDD8, 8'd7},  
  {12'h000, SWRITE, 4'h0,   36'h2ABBCCDD8, 8'd15}, 
  {12'h000, SWRITE, 4'h0,   36'h2ABBCCDD8, 8'd31}, 
  {12'h000, SWRITE, 4'h0,   36'h120000600, 8'd63}, 
  {12'h000, SWRITE, 4'h0,   36'h230000600, 8'd95}, 
  {12'h000, SWRITE, 4'h0,   36'h340000600, 8'd127},
  {12'h000, SWRITE, 4'h0,   36'h450000600, 8'd255},
  {12'h000, SWRITE, 4'h0,   36'h560000600, 8'd15}, 
  {12'h000, SWRITE, 4'h0,   36'h670000600, 8'd31}, 
  {12'h000, SWRITE, 4'h0,   36'h780000600, 8'd63}, 
  {12'h000, SWRITE, 4'h0,   36'h780000600, 8'd95}, 
  {12'h000, SWRITE, 4'h0,   36'h890000600, 8'd127},
  {12'h000, SWRITE, 4'h0,   36'h9A0000600, 8'd255},
  {12'h000, SWRITE, 4'h0,   36'hAB0000600, 8'd15}, 
  {12'h000, SWRITE, 4'h0,   36'hCD0000600, 8'd15}};

以下代码定义了19个NWRITE_R事务（写请求带响应的事务）。

第一列的十二位数据12'h000，其中高8位为srcTID。低4位分别表示1bit的R(保留)、2bit的prio、1bit的CRF。

第二列为4bit的FTYPE，NWRITE_R事务的FTYPY为4'h5。

第三列4bit的TNWR_R为TTYPE，值为4'h5。

第四列为36bit的数据，高两位为R（保留），低34位为地址addr。

第五列为8位数据，表示size。NWRITE_R的size不为R。其中，size为0，说明这次传输的数据个数为1。size为5，说明这次传输的数据个数为6。size的范围为0~255，表示传输的数据个数范围为1~256。

localparam [64*19-1:0] nwriter_instruction = {
  // NWRITERs
  {12'h000, NWRITE, TNWR_R, 36'h000000777, 8'd0},
  {12'h000, NWRITE, TNWR_R, 36'h000008806, 8'd0},
  {12'h000, NWRITE, TNWR_R, 36'h000000125, 8'd0},
  {12'h000, NWRITE, TNWR_R, 36'h000000124, 8'd0},
  {12'h000, NWRITE, TNWR_R, 36'h000000123, 8'd0},
  {12'h000, NWRITE, TNWR_R, 36'h000000122, 8'd0},
  {12'h000, NWRITE, TNWR_R, 36'h000000121, 8'd0},
  {12'h000, NWRITE, TNWR_R, 36'h000000120, 8'd0},
  {12'h000, NWRITE, TNWR_R, 36'h000000126, 8'd1},
  {12'h000, NWRITE, TNWR_R, 36'h000000124, 8'd1},
  {12'h000, NWRITE, TNWR_R, 36'h000000122, 8'd1},
  {12'h000, NWRITE, TNWR_R, 36'h000004350, 8'd1},
  {12'h000, NWRITE, TNWR_R, 36'h000004355, 8'd2},
  {12'h000, NWRITE, TNWR_R, 36'h000012300, 8'd2},
  {12'h000, NWRITE, TNWR_R, 36'h000012304, 8'd3},
  {12'h000, NWRITE, TNWR_R, 36'h000345000, 8'd3},
  {12'h000, NWRITE, TNWR_R, 36'h000345003, 8'd4},
  {12'h000, NWRITE, TNWR_R, 36'h004550000, 8'd4},
  {12'h000, NWRITE, TNWR_R, 36'h004550002, 8'd5}};

以下代码定义了19个NWRITE事务（写请求事务）。

第一列的十二位数据12'h000，其中高8位为srcTID。低4位分别表示1bit的R(保留)、2bit的prio、1bit的CRF。

第二列为4bit的FTYPE，NWRITE事务的FTYPY为4'h5。其中NWRITE事务（写请求事务）和NWRITE_R事务（写请求带响应的事务）的FTYPE相同。

第三列4bit的TNWR为TTYPE，值为4'h4。

第四列为36bit的数据，高两位为R（保留），低34位为地址addr。

第五列为8位数据，表示size。NWRITE的size不为R。其中，size为0，说明这次传输的数据个数为1。size为5，说明这次传输的数据个数为6。size的范围为0~255，表示传输的数据个数范围为1~256。

localparam [64*19-1:0] nwrite_instruction = {
  // NWRITEs
  {12'h000, NWRITE, TNWR,   36'h198877600, 8'd5},
  {12'h000, NWRITE, TNWR,   36'h198877601, 8'd6},
  {12'h000, NWRITE, TNWR,   36'h2ABBCCDD8, 8'd6},
  {12'h000, NWRITE, TNWR,   36'h2ABBCCDD8, 8'd7},
  {12'h000, NWRITE, TNWR,   36'h2ABBCCDD8, 8'd15},
  {12'h000, NWRITE, TNWR,   36'h2ABBCCDD8, 8'd31},
  {12'h000, NWRITE, TNWR,   36'h120000600, 8'd63},
  {12'h000, NWRITE, TNWR,   36'h230000600, 8'd95},
  {12'h000, NWRITE, TNWR,   36'h340000600, 8'd127},
  {12'h000, NWRITE, TNWR,   36'h450000600, 8'd255},
  {12'h000, NWRITE, TNWR,   36'h560000600, 8'd15},
  {12'h000, NWRITE, TNWR,   36'h670000600, 8'd31},
  {12'h000, NWRITE, TNWR,   36'h780000600, 8'd63},
  {12'h000, NWRITE, TNWR,   36'h890000600, 8'd95},
  {12'h000, NWRITE, TNWR,   36'h9A0000600, 8'd127},
  {12'h000, NWRITE, TNWR,   36'hAB0000600, 8'd255},
  {12'h000, NWRITE, TNWR,   36'hBC0000600, 8'd15},
  {12'h000, NWRITE, TNWR,   36'hCD0000600, 8'd15},
  {12'h000, NWRITE, TNWR,   36'hDE0000600, 8'd15}};

以下代码定义了26个NREAD事务（读请求事务）。

第一列的十二位数据12'h000，其中高8位为srcTID。低4位分别表示1bit的R(保留)、2bit的prio、1bit的CRF。

第二列为4bit的FTYPE，NREAD事务的FTYPY为4'h2。

第三列4bit的TNRD为TTYPE，值为4'h4。

第四列为36bit的数据，高两位为R（保留），低34位为地址addr。

第五列为8位数据，表示size。NREAD的size不为R。其中，size为0，说明这次传输的数据个数为1。size为5，说明这次传输的数据个数为6。size的范围为0~255，表示传输的数据个数范围为1~256。

localparam [64*26-1:0] nread_instruction = {
  // NREADs
  {12'h000, NREAD,  TNRD,   36'h000002307, 8'd00},
  {12'h000, NREAD,  TNRD,   36'h000002406, 8'd00},
  {12'h000, NREAD,  TNRD,   36'h000002505, 8'd00},
  {12'h000, NREAD,  TNRD,   36'h000002604, 8'd00},
  {12'h000, NREAD,  TNRD,   36'h000002703, 8'd00},
  {12'h000, NREAD,  TNRD,   36'h000002802, 8'd00},
  {12'h000, NREAD,  TNRD,   36'h000002301, 8'd00},
  {12'h000, NREAD,  TNRD,   36'h000002400, 8'd00},
  {12'h000, NREAD,  TNRD,   36'h000002506, 8'd01},
  {12'h000, NREAD,  TNRD,   36'h000002604, 8'd01},
  {12'h000, NREAD,  TNRD,   36'h000002702, 8'd01},
  {12'h000, NREAD,  TNRD,   36'h000002800, 8'd01},
  {12'h000, NREAD,  TNRD,   36'h000002305, 8'd02},
  {12'h000, NREAD,  TNRD,   36'h000002400, 8'd02},
  {12'h000, NREAD,  TNRD,   36'h000002504, 8'd03},
  {12'h000, NREAD,  TNRD,   36'h000002600, 8'd03},
  {12'h000, NREAD,  TNRD,   36'h000002703, 8'd04},
  {12'h000, NREAD,  TNRD,   36'h000002800, 8'd04},
  {12'h000, NREAD,  TNRD,   36'h000002502, 8'd05},
  {12'h000, NREAD,  TNRD,   36'h000002600, 8'd05},
  {12'h000, NREAD,  TNRD,   36'h000002701, 8'd06},
  {12'h000, NREAD,  TNRD,   36'h000002800, 8'd06},
  {12'h000, NREAD,  TNRD,   36'h0000023F0, 8'd07},
  {12'h000, NREAD,  TNRD,   36'h000002400, 8'd15},
  {12'h000, NREAD,  TNRD,   36'h000002500, 8'd31},
  {12'h000, NREAD,  TNRD,   36'h000002600, 8'd63}};

以下代码定义了2个DOORB事务（门铃事务）。

第一列的十二位数据12'h000，其中高8位为srcTID。低4位分别表示1bit的R(保留)、2bit的prio、1bit的CRF。

第二列为4bit的FTYPE，DOORB事务的FTYPY为4'hA。

第三列为4bit的TTYPE，DOORB事务的TTYPE为R，即0。

第四列为36bit的数据，高四位为R（保留），中间8bit为 info MSB，另外8bit为info LSB，最低16bit为R(保留)，即0。info MSB 和 info LSB是什么意思，笔者暂时也不太清楚

第五列为8位数据，表示size，DOORB事务的size为R，即0。如果size不为0，不管为多少，目标Target会将size当成0来处理。

localparam [64*2-1:0] db_instruction = {
  // DOORBELLs
  {12'h000, DOORB,  4'b0,   36'h0DBDB0000, 8'd01},
  {12'h000, DOORB,  4'b0,   36'h044440000, 8'd01}};

以下代码定义了17个MESSG事务（消息事务）。

第一列的十二位数据12'h000，其中高8位为4bit的msglen和4bit的msgseg，低4位分别表示1bit的R(保留)、2bit的prio、1bit的CRF。

 第二列为4bit的FTYPE，MESSG事务的FTYPY为4'hB。

第三列为4bit的TTYPE，MESSG事务的TTYPE为R（保留），即0。

第四列为36bit的数据，其中高26bit为R（保留），6bit的mailbox，2bit的R，2bit的ltr。

第五列为8位数据，表示size。MESSG的size不为R。其中，size为0，说明这次传输的数据个数为1。size为5，说明这次传输的数据个数为6。size的范围为0~255，表示传输的数据个数范围为1~256。

localparam [64*17-1:0] msg_instruction = {
  // MESSAGEs
  {12'h000, MESSG,  4'b0,   36'h000000002, 8'd07},
  {12'h000, MESSG,  4'b0,   36'h000000012, 8'd07},
  {12'h000, MESSG,  4'b0,   36'h000000022, 8'd07},
  {12'h000, MESSG,  4'b0,   36'h000000002, 8'd07},
  {12'h000, MESSG,  4'b0,   36'h000000012, 8'd07},
  {12'h000, MESSG,  4'b0,   36'h000000022, 8'd07},
  {12'h000, MESSG,  4'b0,   36'h000000002, 8'd07},
  {12'h000, MESSG,  4'b0,   36'h000000012, 8'd07},
  {12'h000, MESSG,  4'b0,   36'h000000022, 8'd07},
  {12'h000, MESSG,  4'b0,   36'h000000002, 8'd07},
  {12'h000, MESSG,  4'b0,   36'h000000012, 8'd07},
  {12'h000, MESSG,  4'b0,   36'h000000022, 8'd07},
  {12'h000, MESSG,  4'b0,   36'h000000002, 8'd07},
  {12'h000, MESSG,  4'b0,   36'h000000012, 8'd07},
  {12'h000, MESSG,  4'b0,   36'h000000022, 8'd07},
  {12'h000, MESSG,  4'b0,   36'h000000002, 8'd07},
  {12'h000, MESSG,  4'b0,   36'h000000012, 8'd07}};

以下代码定义了1个DATA stream事务。

第一列的十二位数据12'h000，其中高8位表示“S,E,R,xh,O,P”，低4位分别表示1bit的R(保留)、2bit的prio、1bit的CRF。

第二列为4bit的FTYPE，DATA stream事务的FTYPY为4'h9。

第三列为4bit的TTYPE，DATA stream事务的TTYPE为R（保留），即0。

第四列为36bit的数据，其实高4位为R（保留），中间16bit为streamID，低16位为Length。

第五列为8位数据，表示size。DATA stream的size不为R。其中，size为0，说明这次传输的数据个数为1。size为5，说明这次传输的数据个数为6。size的范围为0~255，表示传输的数据个数范围为1~256。

localparam [64*1-1:0] ftype9_instruction = {
  // FTYPE9 
  {12'h000, FTYPE9,  4'b0,   36'h0DBDB1000, 8'd7}};

麦芽签
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Xilinx FPGA工程例子源码 VERILOG设计源码学习资料合集 (78个).zip
12-10
Xilinx FPGA工程例子源码 VERILOG设计源码78个合集： 1024点FFT快速傅立叶变换.zip AD7266的Verilog驱动程序.zip BOOTLOADER (基于Platform Flash).rar ChipScope使用示例.zip DDR SDRAM控制器verilog代码.zip DDR SDRAM控制器参考设计VHDL.zip DDR2 Controller.zip EDK9.1嵌入式开发实验代码.zip EDK中PS2自定义IP.zip FFT变换的IP核的源代码.zip FM收音机的解码及控制器VHDL语言实现.zip FPGA实现CAN总线控制器源码.rar FPGA语音通信平台设计实例.zip IP camera的开源系统.zip LCD IP CORE.zip LCD12864 在Spartan-3E实现代码.zip PCI Express IP核应用参考设计.zip PCI Express标准概述.zip PCIE DMA例子.zip PCI总线IP核(华为的商用).zip PCI的核.zip PICOBLAZE控制LCD1602的源码.zip PS2键盘控制程序.zip Sparten3E的EDK实验.zip System Generator的设计实例.rar The SDRAM controller is designed for the Virtex V300bg432-6.zip ucos_ii 在microblaze平台上的移植.zip USB IP核.zip USB2.0 IP核源代码.zip USB大容量存储开发板CPLD代码.zip USB接口应用系统设计实例.zip USB接口控制器参考设计VHDL代码(Xilinx).zip USB通信全套资料.zip Verilog实现闰年的判断(ISE8.21中调试通过).zip Verilog编写的信道估计.zip Verilog编写的基于SPARTAN板的VGA接口显示程序.zip VGA显示IP核（包括驱动）.zip VHDL实现对图像的采集和压缩.zip VHDL编写的PCI代码(PCI2.2兼容).zip xilinx 3s400开发板厂家光盘源码(按键防抖动).zip Xilinx DDR2存储器接口调试代码.rar Xilinx DDR3最新VHDL代码(通过调试).rar Xilinx EDK工程一例MicroBlaze内置USB固件程序.rar Xilinx EDK设计试验.rar Xilinx ISE9.x FPGA_CPLD设计指南(原书光盘上的源码).zip Xilinx Sdram 参考设计：含Verilog和VHDL版本级详细说明文档.rar Xilinx SPARTAN-3E入门开发板实例.zip Xilinx sparten3E 键盘和开发板的通信和LCD的字符显示.zip Xilinx spratan3 xcs100E(VGA PS2).zip Xilinx TCP_IP协议实现.rar Xilinx 公司BASYs开发板自带的Demo程序.zip Xilinx 公司的加法器核.rar Xilinx 官方网站提供的一个利用DCT进行图像压缩的设计参考.rar Xilinx 提供的频率发生器的VHDL源码.zip Xilinx 提供的高速多状态编码8b_10b编码器.zip Xilinx 的Basys板VGA显示图片原码.zip Xilinx 的I2C工程.zip Xilinx 的IP：1024点FFT快速傅立叶变换.rar Xilinx 的用于设计SMBus控制器的源程序.zip Xilinx 高级试验的代码.rar Xilinx.CPLD源码参考设计.zip 兼容opencores.org的I2C slave的RTL代码.zip 在FPGACPLD中实现AD或DA的文章(英文Verilog).zip 在FPGA上实现CRC算法的程序.zip 基于FPGA_CPLD和USB技术的无损图像采集卡.zip 基于FPGA实时处理的双目测距系统.zip 基于Spartan3E的串口调试和检测程序.rar 基于Spartan3火龙刀系列FPGA开发板制作的VGA实验例程.rar 基于XILINX的SPARTAN板的VGA接口显示程序.rar 基于XILINX的XC3系列FPGA的VGA控制器的VHDL源程序.rar 实现在Sparton-3E板卡上的按键及开关的控制.zip 实现基于spartan3与CAN总线连接后的的汽车时速的模拟仿真.zip 扩频接收机设计实例.zip 摄像头的硬件函数(IP核).zip 用FPGA实现数字锁相环.zip 用FPGA模拟VGA时序,PS_2总线的键盘接口VHDL源
沧小海基于xilinx srio核的学习笔记之第四章 Xilinx SRIO的示例分析(一)
滄海的博客
10-29 4405
我们可以很便捷的获取Xilinx官方提供的案例供我们分析学习，真是贴心，我就按照第五章配置的IP核所生成的代码进行分析，里面不包括维护事物，减少分析工作量，借机也好好学习一下人家是的设计思路。 目录 4.1 示例梗概 4.2 时钟逻辑 4.3 复位与初始化 4.1 示例梗概 如下图所示是生成工程所包含内容，本章主要分析的就是核的接口以及下图框住的三个个模块，其它模块并没有多少内容可言。 首先大致介绍下各个模块是干嘛的。 1、instruction_list.vh模块 ...
【高速接口-RapidIO】6、Xilinx RapidIO核仿真与包时序分析
weixin_30629977的博客
12-15 1039
提示：本文的所有图片如果不清晰，请在浏览器的新建标签中打开或保存到本地打开 一、软件平台与硬件平台 　　软件平台： 　　操作系统：Windows 8.1 64-bit 　　开发套件：Vivado2015.4.2 　　硬件平台： 　　评估板：ZYNQ-7 ZC706 Evaluation Board 二、介绍 　　上篇文章的最后一小节已经对例...
SRIO—IP核——4.SRIO配置与示例，协议解析
最新发布
qq_44932488的博客
12-11 1708
示例工程目录：包含两个头文件和一堆子模块。文件名称模块功能描述Verilog头文件，定义了一些维护事务，它被包含在srio_quick_start.v模块中Verilog头文件，定义了121个事务，它被包含在srio_request_gen.v模块中srio核心模块，包含IP例化以及时钟和复位；我们使用IP核就是在该模块的基础上进行逻辑设计。生成请求事务的模块，把instruction_list.vh中包含的事务发出去这个模块用来产生有响应事务的响应包。
SRIO学习（三）——SRIO包
haiyonghao的博客
09-06 1万+
SRIO Functional Description SRIO包 在讲SRIO包之前，有必要了解一下SRIO的构造层次。 SRIO分为三个层次，分别是逻辑层，传输层和物理层。 逻辑层 确定终端处理传输的协议，包括包的格式。 传输层 定义了在系统中正确路由信息包的寻址方案。 物理层 包含设备级的接口信息，如电气特性、错误管理数据和基本的流量控制数据。 传输层与逻辑层和物理层是上下
xilinx官方iic源码、or1200的iic源码、pdf资料
05-03
博客文章：http://blog.csdn.net/lijiuyangzilsc/article/details/51297854中的代码和pdf资料。xilinx的官方iic源码（verilog版）、OR1200支持的IIC源码、《FPGACPLD设计工具──Xilinx ISE使用详解》
xilinx ISE 源代码verilogHDL源代码
12-11
verilogHDL源代码，FPGA,硬件开发，xilinx ISE 源代码，verilogHDL源代码，FPGA,硬件开发，xilinx ISE 源代码
xilinx-linux内核源码
11-12
基于Xilinx平台下的linux内核源代码。 该源码是基于最新的包含设备树的内核版本。v4.xx
Xilinx RapidIO核例子工程源码分析
yundanfengqing_nuc的专栏
12-15 777
目录 一、软件平台与硬件平台 二、打开例子工程 三、例子工程详解 3.1 工程概述 3.2 工程结构 3.3 工程分析 四、工程源码分析 3.1 顶层模块srio_example_top.v源码分析 3.2 模块srio_request_gen.v源码分析 3.3 RAMB36SDP原语分析 3.4 模块srio_response_gen.v源码分析 3.5 模块srio_quick_start.v源码分析 五、仿真 六、总结 七、附录 八、参考资料 一、软件平台与硬件平台
Xilinx FPGA AXI4 总线学习和参考代码
qq_34244712的博客
05-16 1761
AXI 总线概述 以下的网址讲的非常详细，不懂的可以详细看看。我在这里也不想浪费时间了，最主要看各种信号的含义: 参考网址:https://blog.csdn.net/meng1506789/article/details/111565579?ops_request_misc=%257B%2522request%255Fid%2522%253A%2522162115029116780265443223%2522%252C%2522scm%2522%253A%252220140713.130102334.
srio_test_1.zip_FPGA SRIO_rapidio_srio ip_xilinx rapidIO_xilinx
07-14
xilinx rapidio仿真,xilinx ip core 改核为收费核，用liscense获取核文件，共享个大家学习
xilinx_srio_gen2_license_2017_4.lic
07-10
赛灵思xilinx serial RappidIo 破解license，vivado 2017.4版本亲测可用，其他版本未知，使用时请将最后一段文字删除
srio.rar_SRIO_imagineqpj_rapidio_srio.rar
09-24
Freescale Serial RapidIO (SRIO) Controller.
Vivado 2016.4 SRIO License.rar_2016.4_SRIO_Vivado_license_licens
07-15
Vivado 2016.4 SRIO License,已经在Vivado 2016.4 测试通过，可以生产位流。其他版本没有测试，估计也是可以用的
6678_SRIO.rar_6678 srio_6678_SRIO_C6678 SRIO_SRIO_srio测试
07-15
TI的8核6678的SRIO测试程序，亲测可用
RapidIO核的仿真以及包时序的分析
zhui_meng_zhe_zzw的博客
08-14 1724
这篇文章主要介绍RapidIO核的仿真以及包时序的分析。调试SRIO核时必须对包在不同接口的传输过程有一个清晰的了解，能够识别出不同接口上包的类型并正确的解析出包的内容。
SRIO传输协议学习
热门推荐
08-15 4万+
本文仅为翻译手册，留以自己查看，若需要深入交流，可以在个人分类中查找解析与实践内容（可能未发布），或与作者联系 概述 SRIO KeyStone设备中使用的RapidIO外设称为串行RapidIO（SRIO） RapidIO是一种非专有的高带宽系统级互连。它是一种分组交换互连，主要用作以每秒千兆字节性能级别进行芯片到芯片和板对板通信的系统内接口。该架构可用于连接的微处理器，内存和内存映射...
Xilinx SRIO IP HELLO包格式
kunkliu的博客
09-10 1768
在利用Xilinx的IP进行开发时，为了简化报文的解析和组包，SRIO Gen2 usesAXI4-Stream，Xilinx推出了一种简化的报文格式，这样一来，我们可以发现，这样又很接近PCIE的TLP报文格式了。 lHELLO format
SRIO IP介绍 （一） SRIO IP概述
duhiei的博客
09-28 2492
RapidIO互连架构旨在与最流行的集成通信处理器、主机处理器和网络数字信号处理器兼容，是一种高性能的分组交换互连技术。它满足了高性能嵌入式行业对系统内互连的可靠性、更高带宽和更快总线速度的需求。SRIO Gen 2终端支持1x、2x和4x通道宽度，支持1.25、2.5、3.125、5.0和6.25 Gbaud的每通道速度。RapidIO标准分为三层：逻辑层、传输层和物理层。逻辑层定义整个协议和数据包格式。这是端点发起和完成事务所必需的信息。传输层提供数据包从一个端点移动到另一个端点所需的路由信息。
6488_srio_ref_design.zip
05-15
6488_srio_ref_design.zip 是一个串行点对点互联协议 SRIO (Serial RapidIO) 的参考设计文件。SRIO 是一种面向高速数据传输的串行点对点互联协议，可用于高性能计算、数据交换、数字信号处理等领域的应用。 这个...

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