JESD204B标准的各层

JESD204B标准是一种分层规范,规范中的各层都有自己的功能要完成。 应用层支持TESD204B链路的配置和数据映射;传输层实现转换样本与成帧未加扰八位字之间的映射;加扰层可以选择性地获取八位字并进行加扰或解扰,以便通过延展频谱尖峰来降低EMI效应,加扰在发送器中完成,解扰在接收器中完...

2019-04-25 12:00:06

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在Xilinx FPGA上快速实现 JESD204B

转自:https://blog.csdn.net/wordwarwordwar/article/details/80790417 简介 JESD204是一种连接数据转换器(ADC和DAC)和逻辑器件的高速串行接口,该标准的 B 修订版支持高达 12.5 Gbps串行数据速率,并可确保 JESD...

2019-04-23 14:55:34

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testbench产生同频不同相位的时钟信号

在fpga测试文件中产生同频不同相位的时钟信号,代码如下图所示: 仿真如下图所示:

2019-03-06 15:13:12

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vivado中遇到的错误

(1) 报错: [Place 30-574] Poor placement for routing between an IO pin and BUFG. If this sub optimal condition is acceptable for this design, you may ...

2019-03-06 15:07:55

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7 series fpgas transceivers wizard ip核调用的一些说明

7 series fpgas transceivers wizard ip核配置 (1)xilinx的7系列FPGA根据不同的器件类型,集成了GTP、GTX、GTH以及GTZ四种串行高速收发器,四种收发器主要区别是支持的线速率不同,GTP=6.6Gb/s,GTX=12.5Gb/s,GTH=13....

2019-02-28 10:18:32

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8B/10B编码

8B/10B,也叫做8字节/10字节或8B10B。8B/10B方式最初由IBM公司于1983年发明并应用于ESCON(200M互连系统),由Al Widmer和Peter Franaszek在IBM的刊物“研究与开发”上描述。   8b/10b编码的特性之一是保证DC 平衡,采用8b/10b编码方...

2019-02-27 10:22:56

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Xilinx-7Series-FPGA高速收发器使用学习—RX接收端介绍

     上一篇博文介绍了GTX的发送端,这一篇将介绍GTX的RX接收端,GTX RX接收端的结构和TX发送端类似,数据流方向相反,不过和发送端也有一些区别,GTX的RX接收端结构图如图1所示:                                                 ...

2019-02-26 17:55:02

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Xilinx-7Series-FPGA高速收发器使用学习—TX发送端介绍

每一个收发器拥有一个独立的发送端,发送端有PMA(Physical Media Attachment,物理媒介适配层)和PCS(PhysicalCoding Sublayer,物理编码子层)组成,其中PMA子层包含高速串并转换(Serdes)、预/后加重、接收均衡、时钟发生器及时钟恢复等电路。PC...

2019-02-26 17:50:49

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Xilinx-7Series-FPGA高速收发器使用学习—概述与参考时钟篇

xilinx的7系列FPGA根据不同的器件类型,集成了GTP、GTX、GTH以及GTZ四种串行高速收发器,四种收发器主要区别是支持的线速率不同,图一可以说明在7系列里面器件类型和支持的收发器类型以及最大的收发器数量。                                      ...

2019-02-26 17:41:06

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True Dual-port RAM

The True Dual-port RAM provides two ports, A and B, as illustrated in Figure 3-5. Read and Write accesses to the memory are allowed on either port ...

2019-02-22 11:17:45

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microblaze软核处理器及其ip核调用

一、microblaze软核处理器简介 MicroBlaze™ CPU 是嵌入式、可修改预置 32 位 RISC 微处理器配置系列。利用没有成本、基于 Eclipse 的 Xilinx 软件开发套件,系统设计人员可在没有任何 FPGA 经验的情况下,使用所选的评估套件立即启动 MicroBlaz...

2019-02-22 10:05:45

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pl,ps,apu,scu

PS: 处理系统 (Processing System) , 就是与FPGA无关的ARM的SOC的部分。 PL: 可编程逻辑 (Progarmmable Logic), 就是FPGA部分。 之所以叫PL,而不是叫FPGA,我想,原因主要是考虑到让搞软件的兔子们不要看了以后望而生畏。 逻辑嘛,搞软件...

2019-02-14 10:29:27

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AXI总线协议时序

由于ZYNQ架构和常用接口IP核经常出现 AXI协议,赛灵思的协议手册讲解时序比较分散。所以笔者收藏AXI协议的几种时序,方便编程。 (1) AXI_LITE协议: ( 1) 读地址通道, 包含ARVALID, ARADDR, ARREADY信号; ( 2) 读数据通道, 包含RVALID, RD...

2019-02-13 15:44:54

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vivado生成mcs文件并下载到flash

一、vivado生成MCS文件,使用TCL命令如下: 1、打开Open Hardware Manager 2、Tools -> Auto Connect 3、TCL输入: write_cfgmem -format MCS -size 128 -interface BPI...

2018-10-17 18:51:18

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vivado bit 烧写到flash

转自:https://blog.csdn.net/renlonggg/article/details/75127139 原文地址:http://blog.sina.com.cn/s/blog_c08d37430102wmu3.html 将代码烧录到到 flash 步骤 1)点击 bitstr...

2018-10-17 15:42:29

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PCIE之DMA

1.DMA概念 DMA的英文拼写是“Direct Memory Access”,汉语的意思就是直接内存访问。 内存与内存(外设)交换数据不经过CPU。 使用DMA的好处就是它不需要CPU的干预而直接服务外设,这样CPU就可以去处理别的事务,从而提高系统的效率,对于慢速设备,如UART,其作用只是...

2018-10-10 09:54:18

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基于Xilinx MIS IP的DDR3读写User Interface解析

特权同学,版权所有,转载请注明出处 参考文档:ug586_7Series_MIS.pdf Command时序 首先,关于User Interface的Command时序,ug中只给出以下波形。简单的来讲,app_cmd和app_addr有效,且app_en拉高,app_rdy拉高,则该命令成功...

2018-10-09 09:31:05

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DDR3 SDRAM IP 的写时序

转自:微信公众号:OpenSLee FPGA开源工作室 1 背景 这篇文章主要介绍了DDR3IP核的写实现。 2写命令和数据总线介绍 DDR3 SDRAM控制器IP核主要预留了两组总线,一组可以直接绑定到DDR3 SDRAM芯片端口,一组是留给用户端使用的,框图如图1所示。 如图1 ...

2018-09-29 17:05:50

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PCIe总线

PCIe总线 与PCI总线不同,PCIe总线使用端到端的连接方式,在一条PCIe链路的两端只能各连接一个设备,这两个设备互为是数据发送端和数据接收端。PCIe链路可以由多条Lane组成,目前PCIe链路×1、×2、×4、×8、×16和×32宽度的PCIe链路,还有几乎不使用的×12链路。 ...

2018-09-29 11:06:56

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AXI STREAM ,AXIS总线的理解

1,VALID和READY 是所有AXI总线必须有的,VALID是MASTER告诉SLAVE数据已经展现在了总线上了,你可以取走了,而READY则是SLAVE段回复总线,数据已经取走。你可以更新数据了。注意MASTER 只有在设置VLAID之后才检测READY。所有AXI总线都是这个规则,AXIS...

2018-09-27 15:44:36

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