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转载 关于DDR3时钟和时钟与数据格式的经典分析

<时钟篇>前述:对于DDR3的时钟说明,在做DDR3的存储之前有必要把各个时钟说明白搞明白,下面我讲的是对MIG(Xilinx)的时钟操作使用;clock period时钟:在例化K7系列的MIG核时,作者通过仿真发现并且很明确的告诉你,这个时钟就是DDR3物理层的DDR3_CLK_P和DDR3_CLK_N的时钟,这个时钟的选择决定了DDR3存入和读取的带宽,一般根据项目的数据带宽需求进行选择。UI_clk用户时钟:这个时钟频率的大小和PHY to controller ...

2021-01-21 17:25:00 48

转载 Aurora Reset(复位)

1 Aurora 8B / 10B复位复位信号用于将Aurora 8B / 10B IPCORE 设置为已知的启动状态。在复位时,内核停止任何当前操作并重新初始化新通道。在全双工模块上,复位信号复位通道的TX 和RX 侧。在单工模块中,tx_system_reset复位TX 通道,rx_system_reset 复位RX 通道。gt_reset 信号复位最终复位内核的收发器。注意:tx_system_reset 与单工边带接口上使用的tx_reset 和rx_reset 信号分开。用例1:双工.

2021-01-20 14:41:14 65

转载 BD文件validata design时候报错:Bus Interface property FREQ_HZ does not match

进行BD文件validata design时候,报错:[BD 41-237] Bus Interface property FREQ_HZ does not match between /DMA_AXIS_MM2S(100000000) and /axi_dma_0/M_AXIS_MM2S(200000000)如图所示,自己定义了一个扩展接口DMA_AXIS_MM2S,该扩展接口默认的频率是100M,但是从PS端的FCLK_CLK0出来的时钟是200M的,所以两个频率不匹配导致的。解决:右键扩展接

2020-12-18 10:41:25 47

转载 XILINX SDK XSCT/XMD 命令大全以及使用说明

XILINX MICROPROCESSOR DEBUGER (XMD) REFERENCE GUIDEThis guide was designed to be used with ISE and EDK 9.1. The debugger provided by XILINX (XMD) is a tool that interacts with PowerPC and MicroBlaze microprocessors and allows the debugging of programs an

2020-12-11 10:38:55 324

原创 imshow、image以及imagesc的区别

转自:https://blog.csdn.net/yuanhuiling/article/details/795114031、显示RGB图像相同点:这三个函数都是把m*n*3的矩阵中的数值当做RGB值来显示的。区别:imshow将图像以原始尺寸显示,image和imagesc则会对图像进行适当 的缩放,注意这里只是图像显示的尺寸。2、显示灰度图像说明:先搞明白什么是索引图像?(灰度图像也是索引图像的一种)当用Matlab中的imread函数将图像读入并存入矩阵时,我们知道如果是RG.

2020-12-10 09:22:22 53

原创 MATLAB图像处理常用函数

(1)imread读取图片H = imread('C:/Users/Administrator/Desktop/test_picture.png');(2)提取颜色分量PR = H(:,:,1);%提取红色分量PG = H(:,:,2);%提取绿色分量PB = H(:,:,3);%提取蓝色分量(3)合成颜色分量并显示图片imshow(uint8(cat(3,PR,PG,PB)))(4)转YUV格式YUVimg = rgb2ycbcr(H);(5)提取YUV分量Y =

2020-12-10 09:15:39 37

转载 matlab获取图像某点RGB值、灰度值的方法

1. 先将那个图片显示出来 img_a = imread('test.tiff'); %写文件名字,文件放在matlab可检索的目录下 imshow(img_a); 2. 点击左上角的标识符号 3. 在目标图像上点一下,显示该点的RGB值,三者相等表...

2020-12-09 14:59:41 147

原创 AXI DataMover

AXI DataMover IP核的使用s_axis_s2mm_cmd_tvalids_axis_s2mm_cmd_treadys_axis_s2mm_cmd_tdata命令接口s_axis_s2mm_tdata s_axis_s2mm_tkeep s_axis_s2mm_tlast s_axis_s2mm_tvalids_axis_s2mm_tready数据接口

2020-12-07 11:39:55 96

原创 camera link心得

相机输出8bit/12bit数据,即对应的port口输出数据为8bit/12bit。对于base模式:8bit输出时,即portA、portB、portC输出为8bit数据,此时BYTE1输出为portA端口的8bit数据,BYTE2输出为portB端口的8bit数据,BYTE3输出为portC端口的8bit数据。12bit输出时,即portA、portB端口输出为12bit,此时BYTE1输出为portA端口的低8位数据,BYTE2低4位输出为portA端口的高4bit数据,BYTE2高4位输

2020-12-04 11:27:14 37

转载 Vivado时序异常

时序异常英文名为Timing Exception,可以认为是时序例外或时序异常(本系列文章 的称法),“例外”或“异常”是指这部分时序的分析与大多数常规时序分析不同。下表给出了Vivado支持的时序异常命令及功能:命令 功能 set_multicycle_path 设置路径上从起点到终点传递数据需要的时钟周期数 set_false_path 指示设计中的某条逻辑路径不进行时序分析 set_max_delay、set_min_delay 设置最小与最大路径延迟值,会

2020-12-04 09:55:00 133

转载 DRC设计规则检查

在I/O和时钟规划之后,需要验证设计以确保其满足设计需求。Vivado提供了两种验证途径:DRCs用来检查设计违反规则情况;SSN分析用来估计转换噪声等级。本文将介绍DRCs,本系列第16篇介绍了SSN分析。运行DRCsDRCs可以说是管脚规划中最严苛的一个步骤,DRCs会使用一套设计检查项(通常称作rule deck),来检查当前设计是否违反这套规则。本文将以运行DRCs检查I/O端口和时钟逻辑为例。打开某一阶段的设计,点击Tools->Report->Report DRC,或在F

2020-12-04 09:32:48 168

原创 xpm_cdc_async_rst

xpm_cdc_async_rst #( //Common module parameters .DEST_SYNC_FF (4), // integer; range: 2-10 .INIT_SYNC_FF (0), // integer; 0=disable simulation init values, 1=enable simulation init values .RST_ACTIVE_HIGH (1)...

2020-12-03 10:26:07 65

原创 Vivado中备份设计好的block design

前言为了不每次都重新生成block design,避免重复劳动。可以使用直接复制原始工程的design bd块或者使用tcl脚本生成bd。流程复制原始工程的bd文件夹。(1)对于原工程生成好的bd文件夹位于如下,复制design_1文件夹。(2)把design_1文件夹放置在新工程的工程文件夹的上一层(或者其他位置),不可放在同一层级(有尾缀为xpr的文件夹),否则导入报错。如上图所示,放在了bd_backup文件夹中,dev为新工程所在文件夹。(3)像添加源文件一..

2020-12-02 17:41:21 57

转载 Big Endian 和 Little Endian 详解

一、Endian的起源在各种计算机体系结构中,对于字节、字等的存储机制有所不同,因而引发了计算机通信领域中一个很重要的问题,即通信双方交流的信息单元(比特、字节、字、双字等等)应该以什么样的顺序进行传送。如果不达成一致的规则,通信双方将无法进行正确的编/译码从而导致通信失败。1980年,Danny Cohen在其著名的论文”On Holy Wars and a Plea for Peace”中为了平息一场关于在消息中字节该以什么样的顺序进行传送的争论而引用了该词。该文中,Cohen非常形象贴切地把支

2020-12-02 11:08:10 12

转载 ZYNQ中DMA与AXI4总线-DMA简介

ZYNQ中DMA与AXI4总线为什么在ZYNQ中DMA和AXI联系这么密切?通过上面的介绍我们知道ZYNQ中基本是以AXI总线完成相关功能的:图4‑34连接 PS 和 PL 的 AXI 互联和接口的构架在ZYNQ中,支持AXI-Lite,AXI4和AXI-Stream三种总线,但PS与PL之间的接口却只支持前两种,AXI-Stream只能在PL中实现,不能直接和PS相连,必须通过AXI-Lite或AXI4转接。PS与PL之间的物理接口有9个,包括4个AXI-GP接口和4个AXI-HP接口、.

2020-11-30 10:18:10 51

转载 PDF阅读时如何返回到跳转之前的位置

方法:同时按下Alt+左箭头

2020-11-26 16:33:53 150

原创 ADV212

(1)DIRECT REGISTER MEMORY MAP

2020-11-26 14:46:30 19

转载 VScode注释与取消注释快捷键

注释 CTRL+K+C取消注释 CTRL+K+U

2020-11-19 17:52:17 272

转载 Xilinx差分信号管脚约束示例

2020-11-19 17:51:35 225

转载 BD文件validata design时候报错:Bus Interface property FREQ_HZ does not match

进行BD文件validata design时候,报错:[BD 41-237] Bus Interface property FREQ_HZ does not match between /DMA_AXIS_MM2S(100000000) and /axi_dma_0/M_AXIS_MM2S(200000000)如图所示,自己定义了一个扩展接口DMA_AXIS_MM2S,该扩展接口默认的频率是100M,但是从PS端的FCLK_CLK0出来的时钟是200M的,所以两个频率不匹配导致的。解决:右键扩展接

2020-11-11 17:56:02 97

转载 PG164-Processor System Reset Module v5.0 IP核学习

一、IP核端口说明输入端口:1、slowest_sync_clk:连接到系统中最慢的时钟2、ext_reset_in:FPGA外部输入的复位信号3、aux_reset_in:辅助复位信号,配置如ext_reset_in4、mb_debug_sys_rst:microblaze核debug的reset输入信号5、dcm_locked:PLL的locked信号,如果系统有PLL则连接其locked信号到这个端口,如果无,此端口置1或者悬空。输出端口:1、mb_reset:输出

2020-11-11 15:23:56 108

转载 VIO你用对了吗

VIO(Virtual Input/Output)有两个主要功能监测设计中的内部信号;驱动设计中的内部信号。既然是Virtual(虚拟的),就表明这个输入或输出并不是真实存在于FPGA设计中。下图显示了VIO的输入、输出管脚。其中,输入、输出管脚最大可支持到256位。如果需要监测设计中的某个信号,则需要将该信号连接到VIO的输入端;如果需要驱动设计中的某个信号,则需要将该信号与VIO的输出端相连。例如,需要监测模块m1的输出信号done,则将done信号连接到VIO的输入端p..

2020-11-06 11:37:36 36

原创 Cameralink视频数据信号

视频数据信号部分是Cameralink的核心,该部分本质就是ChannelLink协议。该协议主要包括5对差分线,分别是X0-~X0+、X1-~X1+、X2-~X2+、X3-~X3+、Xclk-~Xclk+;视频部分发送端将28位的数据和一个时钟信号按照7:1比例将数据并串转换成5对差分对,接收端将5对差分信号转换成28位的数据信号和一路时钟信号。28位视频数据信号包括4位视频控制信号和24位图像数据信号。4位视频控制信号包括:FVAL:帧同步信号。当FVAL为高时表示相机正输出一...

2020-11-06 10:44:57 168

转载 图像的bayer格式介绍

<div id="article_content" class="article_content clearfix"> <link rel="stylesheet" href="https://csdnimg.cn/release/blogv2/dist/mdeditor/css/editerView/ck_htmledit_views-b5506197d8.css"> <div id="content_views" class=...

2020-11-05 17:47:03 28

转载 拜耳阵列(Bayer Pattern)简介

所谓拜耳阵列指的是CCD(charge coupled device)或者CMOS器件作为光传感器的时候,采集数字图像时用到的一种常见的方法。介绍一下背景,人们有了可以感受光强度的传感器以后,就可以制造出能排除黑白照片,也就是灰度图,的相机。但是如果需要彩色图像,这种技术就无能为力了,因为当时的传感器只能感知光的强度,而无法感知颜色,也就是频率或波段。如果想要获得不同波段的光,最直接的做法是加入不同颜色的滤镜,从而滤出RGB三个通道的颜色。但是用这种方法如果对每个pixel都获得三个通道的光强的话,

2020-11-05 17:12:30 75

原创 Xilinx中oserdes的原语及IP的使用

转自:https://blog.csdn.net/zhangningning1996/article/details/104458186vivado中oserdes的原语及IP的使用应用场景 serdes原语的应用 serdes原语的使用示例 serdes原语的测试代码 serdes原语的仿真结果 select_io的使用 select_io的测试代码 测试结果 总结应用场景在高速应用中,我们经常性的听说serdes的应用,确实serdes是一项重要的应用。serdes又.

2020-11-05 15:06:47 94

转载 YUV格式详解

工作中经常会使用一些颜色空间,最主要的就是使用RGB空间和YUV空间,把两空间的一些知识记录在此。1. 什么是RGB?RGB是红绿蓝三原色的意思,R=Red、G=Green、B=Blue。2.什么是YUV/YCbCr/YPbPr?亮度信号经常被称作Y,色度信号是由两个互相独立的信号组成。视颜色系统和格式不同,两种色度信号经常被称作U和V或Pb和Pr或Cb和Cr。这些都是由不同的编码格式所产生的,但是实际上,他们的概念基本相同。在DVD中,色度信号被存储成Cb和Cr(C代表颜色,b代表蓝色,r代表红

2020-11-05 11:07:21 130

原创 Vivado AXI Datamover IP核

AXI Datamover 核包含两个子模块:MM2S和S2MM。

2020-11-04 16:35:21 300

原创 图像灰度值和像素值的关系

图像灰度值的概念是什么?灰度也可以认为是亮度,简单说就是色彩的深浅程度。实际上在我们的日常生活中,通过三原色色彩深浅的组合,可以组成各种不同的颜色。产品能够展现的灰度数量越多,也就意味着这款产品的色彩表现力更加丰富,能够实现更强的色彩层次。例如三原色16级灰度,能显示的颜色就是16×16×16=4096色。不过目前的产品256级灰度已经非常地普遍了。 所谓颜色或灰度级指黑白显示器中显示像素点的亮暗差别,在彩色显示器中表现为颜色的不同,灰度级越多,图像层次越清楚逼真。灰度级取决于每个像素对应的刷新存储

2020-11-04 14:47:18 160

转载 YCrCb

YCrCb即YUV,主要用于优化彩色视频信号的传输,使其向后相容老式黑白电视。与RGB视频信号传输相比,它最大的优点在于只需占用极少的频宽(RGB要求三个独立的视频信号同时传输)。其中"Y"表示明亮度(Luminance或Luma),也就是灰阶值;而"U"和"V" 表示的则是色度(Chrominance或Chroma),作用是描述影像色彩及饱和度,用于指定像素的颜色。"亮度"是透过RGB输入信号来建立的,方法是将RGB信号的特定部分叠加到一起。"色度"则定义了颜色的两个方面─色调与饱和度,分别用Cr和Cb来

2020-11-04 14:17:58 17

转载 科普CFA(Color Filter Array,色彩滤波阵列)

1 科普CFA(Color Filter Array,色彩滤波阵列)借用知乎上的文章(https://zhuanlan.zhihu.com/p/21298545)科普一下CFA。CFA(Color Filter Array,色彩滤波阵列)也就是我们常说的CMOS色彩滤镜,应该说是一个挺重要,厂商在宣传的时候也会偶尔提及一下的东西。但是对于这个东西如何起作用,不同的排列又有什么样的优缺点,可能很多人就不太清楚了。今天我们就来讨论一下这个问题。本次讨论基于相机中用到的几种传感器CFA排列方式,电影机当中

2020-11-03 14:08:29 365

转载 AXI BRAM CONTROLLER的一个坑

ZYNQ PL端BRAM和PS通过AXI BRAM CONTROLLER相连时,BRAM必须为BRAM CONTROLLER MODE,数据位宽和数据接口数可以在AXI BRAM CONTROLLER中修改,但是发现深度无法修改,具体方法是在ADDRESS EDITOR中修改AXI BRAM CONTROLLER的range,综合后生效。...

2020-11-02 10:37:10 152

原创 图像压缩原理

原文网址:https://blog.csdn.net/newchenxf/article/details/51693753转载请注明出处。1 图像可压缩的原因一张原始图像(1920x1080),如果每个像素32bit表示(RGBA),那么,图像需要的内存大小1920x1080x4 = 8294400 Byte,大约8M。这我们是万万不能接受的。如果这样,1G硬盘才存100多张图片,伤不起啊!视频也一样,如果视频是1920x1080,30fps, 1小时。那不压缩大概需要的内存:8Mx30x60

2020-10-30 16:46:11 45

转载 SSD固态硬盘接口种类

目前常见的SSD接口有:SATA,mSATA,M.2,SATA Express, PCI-E以及U.2。【SATA 6Gbps接口】SATA 6Gbps”其实是SATA Revision 3.0的一个参数标准之一,主要是用来表达使用的是SATA Revision 3.0标准,速度更快,相对SATA Revision 2.0。SATA是硬盘接口的标准规范,实际上SATA 6Gbps接口这个说法并不规范,准确的称呼是SATA III,接口速度是6Gbps而已,只是现在大家习惯这个说法了。SATA 6G

2020-10-29 16:55:50 126

转载 NAND闪存基础知识

SSD主控主要有三大部分组成:与Host对接的界面(Host interface), 闪存转换层FTL以及闪存对接界面(Flash interface)。再把SSD主控的架构图请上来展示一下:目前主流NAND闪存都是采用浮栅技术(Floating Gate, 简称FG)。学过数电,模电,半导体物理的你,是否还记得大明湖畔的MOS管吗?NAND闪存的基本单元就是多出一个浮栅的MOS管。也许还有与MOS管素未谋面的你,没关系,你只要了解NAND闪存的浮栅FG就是存放我们写入的数据就足够了。

2020-10-29 14:38:19 261

转载 SSD结构与工作原理

SSD主要有三部分构成:主控(Controller), DRAM缓存和NAND闪存。主控对于SSD的作用,类似CPU对于电脑的作用,属于大脑中枢,拥有最高指挥权,管理NAND闪存,实现数据的存储。DRAM缓存是Host与SSD主控之间的数据中转站。在Host写入数据时,并不会直接交给主控去写入NAND闪存,而是先把数据丢到DRAM缓存中,之后再传到主控内部的缓存中,最后再由主控写入NAND闪存,这样做的目的是提高数据传输的效率。是不是有点不太好理解?没关系,举个简单的例子:(已经..

2020-10-29 14:19:40 116

转载 SSD是什么?有什么用?

一入存储深似海,从此处处SSD。由于从事的存储行业属于高科技行业(此处有点嘚瑟哈~),工作相关的很多都是专业词汇。在面对非存储行业的亲朋好友时,总会碰到几个问题:S: 你们行业到底在做什么?Z: 不假思索地,肯定地蹦出三个字母-“S~S~D”,(原谅我的职业病)S: SSD是啥?Z: SSD的全称是Solid State Drives,说人话就是’固态硬盘’这时,S同学心中估计会飘过五个字,“神马玩意儿”……好了,交代了背景,开始切入正题咯,今天分享的主题是,SSD是什么?SSD有什

2020-10-29 14:02:17 25

转载 NVME简单理解(一)

NVMe是什么:NVMe是一种Host与SSD之间通讯的协议,它在协议栈中隶属高层。NVMe制定了Host与SSD之间通讯的命令,以及命令如何执行的。NVMe有两种命令,一种叫Admin Command,用以Host管理和控制SSD;另外一种就是I/O Command,用以Host和SSD之间数据的传输。下面是NVMe1.2支持的命令列表:NVMe支持的Admin Command:NVMe支持的I/O Command:跟ATA spec中定义的命令相比,NVMe的命令..

2020-10-29 10:22:28 46

转载 Xilinx_ISE 14.7在Win10下选择“open project”崩溃闪退的问题

ISE 14.7 套件在 Win10 上的所有不兼容问题,都是基于 13 年 10 月发布的版本,当时甚至还没有 Win10.现在可以在 xilinx 的官网上下载“面向 Win10 的 ISE 14.7”最新版本发布于今年 2 月。但请注意该版本仅支持 Spartan®-6之后 而不支持 Spartan-6、 Virtex-6之前的版本 和 Coolrunner 。解决办法一:别用原来的快捷方式。转用xilinx安装路径\14.4\ISE_DS\ISE\bin\nt\ise.exe比如D:\

2020-10-28 17:42:24 87

转载 ISE中将Verilog封装为IP核的方法

第一步:新建一个工程A 添加需要封装成IP核的代码到工程A中第二步:属性设置 Synthesis——》Properties——》Xilinx Specific Options 把-iobuf默认打勾,现在去掉默认值第三步:点击综合 synthesis,生成.ngc文件。第四步:生成一个只含端口信号的顶层文件。为了验证IP核的正确性,进行第五步,调用IP核。第五步:工程B中例化第四步生成的顶层文件同时把.ngc文件拷贝到工程B的目录下。...

2020-10-28 17:40:25 114

特权FPGA VIP视频图像开发套件例程详解2——DDR2控制器读写测试.pdf

本实例对 Altera 提供的 DDR2 控制器 IP 核模块进行操作,每 1.78 秒执 行一次 DDR2 的写入和读出操作。先是从 0 地址开始遍历写 256*64bits 数 据到 DDR2 的地址 0-1023 中;在执行完写入后,执行一次相同地址的读操 作,将读出的 256*64bits 数据写入到片内 RAM 中。

2020-10-14

SI5341.pdf

LOW-JITTER, 10-OUTPUT, ANY-FREQUENCY, ANY-OUTPUT CLOCK GENERATOR

2020-10-14

DDR3读写时序分析

对DDR3的User Interface的Command时序以及读写时序进行了详细分析

2018-10-09

top_rs.zip

本工程实现了RS(255,223)的编码功能,并对两组数进行了RS编码的仿真验证,最终经matlab仿真验证,结果一致。

2020-06-23

802.11a中文.pdf

本文档详细解说了802.11a协议,对ofdm整个流程做了详细说明,包括每一步,具有一定的参考意义,适合刚接触OFDM的开发人员研究和学习。

2020-03-30

空空如也

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