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原创 vivado软件安装中导入License不成功的问题

vivado软件安装中导入License不成功的问题

2022-09-27 21:42:57 5334 14

原创 VHDL学习:14位全加器

VHDL学习:14位全加器

2022-05-11 15:37:44 508

原创 VHDL学习:4位/8位全加器

VHDL学习记录

2022-04-13 21:00:33 7039

原创 VHDL学习:两种方式实现四选一选择器

方式一library ieee;use ieee.std_logic_1164.all;entity slect1_4 is port(S1,S2:in std_logic; A,B,C,D:in std_logic; Z:out std_logic);end entity slect1_4;architecture ART of slect1_4 is signal S:std_logic_vector(1 downto 0); begin S <= S1&S2;

2021-05-09 19:10:41 4964

原创 基于DS3231实时时钟模块的stm32简易闹钟

stm32简易闹钟设计、制作一个简易的闹钟。要求如下:(1)作品需设有电源指示灯(绿),上电后,指示灯亮;(2)该闹钟能够显示当前的日期和时间,显示界面如下:Alarm ClockDate:年-月-日 (日期)Time:时:分:秒 (时间)Alm: 时:分:秒 (报警时间)(3)报警时间可调。设4个按键,分别为调时、调分、调秒、确定(4)当报警时间到达时,采用蜂鸣器报警,蜂鸣器要求响5S钟。系统系统时钟模块设计与论证方案一:直接采用STM32单片机自身集成的RTC实时时钟,使用程序

2020-07-06 16:00:49 9843 20

原创 VHDL学习:两输入与非门

刚学习VHDL,第一个实验:两输入与非门LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY yufei ISPORT( a,b:IN STD_LOGIC; y:OUT STD_LOGIC );END;ARCHITECTURE behaver OF yufei ISBEGIN y <= a NAND b;END behaver...

2020-04-23 16:57:47 10611

ARM compiler version5.06

新版Keil5默认不安装ARM compiler version5.06,许多老版本的工程文件不支持,需要安装ARM compiler version5.06,记得安装在MDK的ARM路径下。 安装完成后,在Keil中选择:project->manage->projet items->Folder/Extensions->点击Use ARM Compiler后面的...->Add anther ARM Compiler Version to lister->选择上面安装的路径。

2023-03-31

VHDL:14位全加器 quartusII工程

VHDL:14位全加器 quartusII工程

2022-05-11

VHDL工程 4/8位全加器

工程经过本人测试,包括仿真结果。 实验环境:Windows10 quartusII 13.0

2022-04-13

基于stm32简易闹钟,采用DS3231实时时钟模块

采用DS3231实时时钟模块该芯片与单片机通过IIC串行通信,传递速度比较快。自带有电池,不需要外部晶振,完整的时钟日历功能包括秒、分、时、星期、日期、月和年计时,并提供有效期到2100年的闰年补偿,两个日历闹钟。

2020-07-06

空空如也

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