[华中科技计组实验]logisim完成8指令单周期MIPS CPU

已于 2022-02-24 16:10:26 修改
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分类专栏： 自己动手画cpu 文章标签： cpu mips
于 2020-06-24 19:39:57 首次发布
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自己动手画cpu系列 建设中ing 仅供参考!
在这首推华中科技大学计算机组成原理实验课mooc连接
初衷：在mooc上看见了本课觉得超赞，本人已完成了课中所有的实验，在做实验的过程中有时候实验会没有思路或者有些bug会浪费很多时间，目前呢也没找到完整的答案，所以做了份自己的答案给大家困惑的时候一份参考(大神请忽视，我自己也就一弱鸡)，也就给大家卡壳的时候能有个找灵感的地方，请先独立思考，切勿抄袭。

tips:每个部分都是先贴答案再写思路

    • 数字逻辑基础
    • 数据表示实验
    • 运算器设计
    • 存储器设计
    • MIPS CPU
      • MIPS CPU必备基础知识
      • 8指令单周期MIPS32 CPU
      • 8指令多周期(微指令)MIPS32 CPU
      • 8指令多周期(硬布线)MIPS32 CPU
      • 24条指令5级流水MIPS32 CPU

主电路图如下
在这里插入图片描述

控制器如下
在这里插入图片描述

这个是早期编写的了，可以看出控制器比较简陋，我感觉最优方法还是参照24指令的单周期控制器，就是老师给出的那个，由译码器构成而不是由比较器构成，比较器损耗太大了
在这里插入图片描述

因为是mipscpu部分第一个实验啰嗦一下，说一下各个控制信号
在这里插入图片描述
在这里插入图片描述
首先是regdist信号，它的作用是区分R型和J型指令的，一般来说regdist==1是R型信号因为R型指令写成汇编形式寄存器分配op rd,rs,rt是写到rd里的所以W#应是rd地址。
Sign Extend实际上就是个16->32的位扩展器,因为无论是alu还是pc都需要32位数据，特别说明在本实验后面不用左移两位，pc也不是+4而是+1因为logisim中都是按字寻址而不是按字节
AlUSrc:区分是加立即数还是寄存器数，实际上还是R和非R的区分，因为在本实验R型alusrc==0，代表R型指令加寄存器数其余加的是立即数
MemtoReg:==0代表寄存器堆中要存的是寄存器数之间的运算即R型，==1代表是lw取数据存储器中的数据

单周期还是挺基础的最好把这个仔细做做，对后面的实验很有帮助。

矢遇、
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计算机组成原理 实验四 寄存器堆的设计与实现
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使用Logisim设计和实现mips寄存器堆（即，regFile），具体要求如下： 1，包含两个读寄存器号输入端口RD1和RD2，用来分别指定待读出数据的两个寄存器，这两个寄存器可能相同，也可能不同。读出的数据分别通过data1和data2两个输出端口获得； 2，包含一个写寄存器号输入端口WR，用来指定待写入数据的寄存器，数据通过dataIn端口送人寄存器； 3，数据写入时，需要写使能信号有效，即，regWrite=1，并在时钟clk上升沿到来时写入数据； 4，数据线位宽为32bit，端口号位宽5bit，时
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华中科技大学计算机组成原理 头歌实验教学平台MIPS CPU设计（HUST）
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第1关（单周期MIPS CPU设计）到第五关（多周期MIPS硬布线控制器CPU设计（排序程序））的txt源码都有。 把后缀名改为.circ就可以查看logisim的电路图。 仅供学习参考，请勿抄袭
Logisim平台上的单周期和多周期MIPSCPU设计（计组课设）
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05-21 2045
在实现时，我首先学习了指令格式，然后设计了控制器来实现不同指令的不同操作，同时利用组合逻辑和时序逻辑来完成指令的各个步骤。最后，我测试了CPU的正确性，并通过运行一些程序验证了它的性能和运行效率。例如，可以将两个比较结果信号相连，以便仅当两个比较器的结果都为 1 时，与门的输出才为 1。例如，可以将两个比较结果信号相连，以便仅当这两个比较器的结果中至少有一个为1时，或门的输出才为1。例如，可以将两个与门的输出信号相连，以便仅当这两个信号中至少有一个为 1 时，或门的输出才为 1。
头歌实践教学平台 RISC-V流水CPU设计---HUST
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06-13 2295
一般建议本地的 jar 文件和 cpu.circ 文件在同一目录下，如果出现这个问题，可以将本地 cs3410.jar 先移动到 cpu.circ 同目录下后，打开 cpu.circ，logisim 会提示找不到 cs3410.jar，重新指向同目录 cs3410.jar，存盘退出，再重新上传电路文本内容，即可解决这个问题。由于24条指令的测试程序benchmark节拍周期数过多，所以会输出大量信息，educoder平台不支持，所以本测试中使用了精简模式，左侧测试用例部分这里仅仅输出表头，如下图所示。
[计算机组成原理课程设计]MIPS流水CPU设计---HUST（Logisim 头歌实践教学平台）理想流水线 气泡流水线 重定向流水线(ID段分支2103版本)(EX段分支2298版本)
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《数字逻辑与计算机组成》是计算机科学与技术专业的核心基础课。该课程力图以“培养学生现代计算机系统设计能力”为目标，贯彻“强调软/硬件关联与协同、以 CPU 设计为核心/层次化系统设计的组织思路，有效地增强对学生的计算机系统设计与实现能力的培养”。本课程设计是完成该课程并进行了多个单元实验后，综合利用所学的理论知识，并结合在单元实验中所积累的计算机部件设计和调试方法，设计简单计算机系统。所设计的系统能在 LOGISIM 仿真平台上正确运行，通过检查程序结果的正确性来判断所设计计算机系统正确性。
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重庆大学 大三下计算机组成原理第二个项目，满分通过的 十六位单周期CPU设计，用的软件是logisim-win-2.7.1，包含project2终极.circ RAM.hex ROM.hex ROM.s 设计报告.doc 可直接提交了
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仅是通过头歌测试的完成文件（cpu24.circ）第一关：单周期CPU(24条指令)通过测试，无其他内容~ 学习交流q2267261634
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好的，下面是基于单周期MIPS CPU的Logisim设计的8条指令： 1. ADD指令：将两个寄存器的值相加，并将结果存储在第三个寄存器中。 操作码：000000 功能码：100000 格式：R型指令 示例：ADD $t0, $s0, $s1 2. SUB指令：将两个寄存器的值相减，并将结果存储在第三个寄存器中。 操作码：000000 功能码：100010 格式：R型指令 示例：SUB $t0, $s0, $s1 3. AND指令：将两个寄存器的值进行按位与操作，并将结果存储在第三个寄存器中。 操作码：000000 功能码：100100 格式：R型指令 示例：AND $t0, $s0, $s1 4. OR指令：将两个寄存器的值进行按位或操作，并将结果存储在第三个寄存器中。 操作码：000000 功能码：100101 格式：R型指令 示例：OR $t0, $s0, $s1 5. ADDI指令：将一个寄存器的值与一个常数相加，并将结果存储在另一个寄存器中。 操作码：001000 格式：I型指令 示例：ADDI $t0, $s0, 100 6. LW指令：将某个内存地址中的数据加载到寄存器中。 操作码：100011 格式：I型指令 示例：LW $t0, 0($s0) 7. SW指令：将寄存器中的数据存储到某个内存地址中。 操作码：101011 格式：I型指令 示例：SW $t0, 0($s0) 8. BEQ指令：如果两个寄存器的值相等，则跳转到指定的地址。 操作码：000100 格式：I型指令 示例：BEQ $t0, $s0, label 注意：以上指令仅供参考，实际应用中需要根据具体需求进行调整和扩展。

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