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UART中的奇偶校验和粘性奇偶校验（stick parity）
innovationcjs: Stick Parity模式下，因为数据位与校验位之间没有确定的关系，不再具备差错检测能力。除非要求Host端的软件自己根据数据位的奇/偶校验关系，先算好再设置Stick Parity，接收端的Host软件自己根据数据位和校验位检查，整个过程由Host软件自己实现奇偶的软校验，非这么干，也可以，至于软件设计人员在uart有硬件奇偶校验的情况下，是否会选择软件自己算，自己配置，自己检查，就不知道了。
UART中的奇偶校验和粘性奇偶校验（stick parity）
innovationcjs: Stick Parity模式下，不再用于传输差错检测。uart的应用场景中有一个所谓的“9-bit”模式，把这个校验位用作了一个标志位，通常校验位为'1'，表示本子节是地址字节，校验位为'0'，表示本子节是数据字节，Stick Parity模式主要是指这种应用场景。
UART中的奇偶校验和粘性奇偶校验（stick parity）
马志高: 当使能了Stick Parity并且设置了奇校验，那么奇偶校验位为一直为1，使能了Stick Parity并且设置了偶检验，那么奇偶检验位一直为0，如果不是，即为出错。
UART中的奇偶校验和粘性奇偶校验（stick parity）
innovationcjs: 这个Stick Parity的介绍相当的生僻！但如果博主介绍的UART是通常意义的，类似于工业标准的16550系列UART的话，Stick Parity还真不是如博主介绍的工作方式。我们通常称这个Stick Parity为“强制奇偶校验”，使能该模式（同时须使能奇偶校验功能）后，UART控制器不再依据本校验位所处字节的数据位计算，而是由HOST（如CPU）通过UART控制寄存器（LCR）直接指定校验位是0还是1，故而我们称为“强制奇偶校验”。建议查看16550系列UART的手册，比如：https://www.ti.com.cn/product/cn/TL16C550C
移位寄存器-Verilog
weixin_58367803: 请问这是什么语言啊

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