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Verilog HDL
啦啦赛
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基于FPGA的简易频率计(Verilog HDL)
文章目录1.设计要求2.方案3.单元电路设计3.1 FPGA部分模块电路代码3.1.1分频电路3.1.2主控电路3.1.3计数电路3.1.4译码显示电路3.1.5超量程指示电路3.2外部电路设计3.3顶层电路设计图4.调试5.资料1.DE0板外部引脚2.引脚锁定所需资料1.设计要求设计并制作一个能够测量正弦波信号频率的电路。基本要求如下:(1) 测频范围为0~999Hz,精度为1Hz;(2) 用数码管显示测频结果;(3) 设有超量程指示(信号频率≥1kHz时)。说明:在输入正弦波信号峰值原创 2020-06-08 14:50:09 · 9195 阅读 · 3 评论 -
Verilog HDL实战操作④——序列控制电路设计
文章目录1.基于状态机的方法进行实现2.基于宏功能模块进行实现要求:要求能在数码管上依次自动显示自然数序列(0~ 9)、奇数序列(1、3、5、7、9)、音乐序列(0~7)和偶数序列(0、2、4、6、8)。方法一:1.基于状态机的方法进行实现设计一个二十八进制的计数器,分别在28个状态输出要求的28个BCD码,然后用显示译码器将BCD码转换为七段码输出。module LED_Controller(iCLK,oSEG7); //i表示输入 o表示输出 input iC原创 2020-06-07 19:36:27 · 1287 阅读 · 0 评论 -
Verilog HDL实战操作③——时序电路设计
写在前面的小知识:74HC160是应用最广泛的时序逻辑器件,分为同步计数器和异步计数器两大类。计数器根据计数容量又可分为二进制、十进制和其它进制计数器,根据计数方式又可分加法、减法和加/减计数器三种类型。74HC160为常用的同步十进制计数器1.74HC160module HC160(CLK,Rd_n,LD_n,EP,ET,D,Q,CO); input CLK; input Rd_n,LD_n,EP,ET; input [3:0] D;原创 2020-06-07 18:41:23 · 1786 阅读 · 0 评论 -
Verilog HDL实战操作②——组合电路设计
写在前面的小知识:译码器将代码重新翻译为高/低电平信号。74HC138是3线-8线译码器,用于将3位二进制码翻译成8个高/低电平信号,译码器也可以采用行为描述、数据流描述和结构描述等多种方式进行描述。显示译码器CD4511是特殊的译码器,用于将BCD翻译成七段码,以驱动数码管显示数字信息。是BCD显示译码器,输出高电平有效,同时具有灯测试、灭灯和锁存三种附加功能。1.HC138module HC138(s1,s2_n,s3_n,A,y_n); input s1,s2_n,s3_n;原创 2020-06-07 18:31:08 · 1547 阅读 · 0 评论 -
Verilog HDL实战操作①——基本门电路
写在前面的小知识:掌握模块功能的三种描述方法,分别为行为描述方法,数据流描述方法,结构描述方法;熟悉QuartusII 13.1 仿真软件的基本操作;了解基于Verilog HDL的电路的设计及其验证;运用Verilog HDL的行为描述、数据流描述和结构描述三种方式描述七种门电路,分别为与门、或门、非门、与非、或非、同或和异或并分别进行仿真验证。1.行为描述是用过程语句描述模块的行为特性,不考虑电路的具体实现方法。以always/initial过程语句为基本单位,由一个或多个原创 2020-06-07 18:20:23 · 5837 阅读 · 4 评论