- 博客(4)
- 收藏
- 关注
原创 verilog 二维数组定义
reg [data_width-1:0] bank_state [0:number];number 即为寄存器个数,而不是位宽;(脑子短路了、、、、把在这个当成位宽,检查了半天。。。。。)
2021-10-29 10:04:23 1952
空空如也
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人
reg [data_width-1:0] bank_state [0:number];number 即为寄存器个数,而不是位宽;(脑子短路了、、、、把在这个当成位宽,检查了半天。。。。。)
2021-10-29 10:04:23 1952
TA创建的收藏夹 TA关注的收藏夹
TA关注的人