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嘚瑟的土拨鼠
立志做菜做到最好的FPGA工程师
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FPGA学习(三)产生亚稳态的场合以及消除方法
1、亚稳态的定义 亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态引时,既无法预测该单元的输出电平,也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间,触发器输出一些中间级电平,或者可能处于振荡状态,并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。亚稳态产生的原因在FPGA系统中,如果数据传输中不满足触发器的Tsu和Th,或者复位过程中复位信号的释放相对于有效时钟沿的恢复时间(recovery time)不满足,就可能产...原创 2022-04-13 17:58:44 · 2819 阅读 · 2 评论 -
FPGA学习(二):边沿检测电路
边沿检测:其实就是检测输入信号的跳变,即上升沿和下降沿的检测。一、采用一个触发器的边沿检测电路:1.主程序module edge_detect(input clk, rst_n, data, //输入端口output posedge0,negedge0 //输出端口);//one regesterreg data_1;always@(posedge clk or negedge rst_n)begin if (! rst_n) //置位 begin原创 2022-04-11 16:25:55 · 710 阅读 · 0 评论 -
FPGA学习(一)同步复位和异步复位的区别
一、同步复位定义:从名字来看,同步也就是和时钟同步的关系,一起发生变化。所以同步复位就是只有时钟上升沿到来时,才能产生有效变化;否则,无法产生对系统的复位操作。举个例子如下://一个高电平有效的同步复位的D触发器 module top_module ( input clk, input reset, // Synchronous reset input [7:0] d, output [7:0] q); always@(posedg原创 2022-04-09 18:17:45 · 5248 阅读 · 2 评论