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RSS订阅原创 FPGA学习（三）产生亚稳态的场合以及消除方法
1、亚稳态的定义 亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态引时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。亚稳态产生的原因在FPGA系统中，如果数据传输中不满足触发器的Tsu和Th，或者复位过程中复位信号的释放相对于有效时钟沿的恢复时间（recovery time）不满足，就可能产...
2022-04-13 17:58:44
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原创 FPGA学习（二）：边沿检测电路
边沿检测：其实就是检测输入信号的跳变，即上升沿和下降沿的检测。一、采用一个触发器的边沿检测电路：1.主程序module edge_detect(input clk, rst_n, data, //输入端口output posedge0,negedge0 //输出端口);//one regesterreg data_1;always@(posedge clk or negedge rst_n)begin if (! rst_n) //置位 begin
2022-04-11 16:25:55
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原创 FPGA学习（一）同步复位和异步复位的区别
一、同步复位定义：从名字来看，同步也就是和时钟同步的关系，一起发生变化。所以同步复位就是只有时钟上升沿到来时，才能产生有效变化；否则，无法产生对系统的复位操作。举个例子如下：//一个高电平有效的同步复位的D触发器 module top_module ( input clk, input reset, // Synchronous reset input [7:0] d, output [7:0] q); always@(posedg
2022-04-09 18:17:45
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原创 算术电路
//1.半加器module top_module( input a, b, output cout, sum ); assign {cout,sum} = a + b;endmodule//2.全加器module top_module( input a, b, cin, output cout, sum ); assign {cout,sum} = a + b + cin;endmodule//3.3bit的全加器module top_mod...
2022-04-08 20:25:57
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原创 基本门电路及复用器
//1.module top_module ( input in, output out); assign out = in;endmodule2.module top_module ( output out);assign out = 1'b0;endmodule3.module top_module ( input in1, input in2, output out); assign out = ~(in1 | in2).
2022-04-08 20:22:29
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原创 第五节记录
//1. 三元运算符的使用module top_module ( input [7:0] a, b, c, d, output [7:0] min);// wire [7:0]e,f; assign e = (a<b)?a:b; assign f = (c<d)?c:d; assign min = (e<f)?e:f; // assign intermediate_result1 = compare? true: false;.
2022-04-03 20:28:31
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原创 zynq读写SD卡
zynq读写SD卡实验SD卡有三种类型： SD：使用SD1.0协议，容量等级小于2GB，支持文件系统为FAT12,FAT16； SDHC（高容量安全数字卡）:使用SD2.0协议，容量等级为2G到32GB，支持文件系统FAT32； SDXC（容量扩大化的安全存储卡）：使用SD3.0协议，容量等级为32GB到2TB，支持文件系统为exFAT；不同协议的SD卡有着不同表示写入速度等级的表示方法。 SD1.0:使用X表示； SD2.0:用CLASS 表...
2022-04-03 18:34:17
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原创 过程部分1
//过程块//1. assign 语句中左侧赋值左侧是wire型，always赋值左侧是reg型，虽然都是组合逻辑。module top_module( input a, input b, output wire out_assign, output reg out_alwaysblock); assign out_assign = a&b; always@(*)begin out_alwaysblock = a&b.
2022-04-02 17:54:28
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原创 第三节了加加
//模块实例化/*掌握的知识点1：实例化：当引用一个写好的模块，实例化时；有两种方法按位置：模块名 例化的名字（信号名1，信号名2.......）按名称：模块名 例化的名字（.信号名1（对应的信号1），.信号名2（对应的信号2）.......）*///1.module top_module ( input a, input b, output out );mod_a u_m( a,b,out);endmodule//2.module top_module ( .
2022-04-01 20:54:23
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原创 变量部分勒
//1 .module top_module ( input wire [2:0] vec, output wire [2:0] outv, output wire o2, output wire o1, output wire o0 ); // Module body starts after module declaration assign outv = vec; assign o2 = vec[2]; assign o1 = vec[.
2022-03-24 19:43:30
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原创 纯手打 uart协议
自己借鉴网上写的，自我觉得这种方法挺好，每个信号分给一个时序描述。分享给大家串口通信一般呢，两种方式：同步和异步。同步：通信双方在同一时钟的控制下，同步传输数据；异步：通信双方使用各自的时钟控制数据的发送和接受；UART 是一种采用异步串行通信方式的通用异步收发传输器（universal asynchronous receivertransmitter），它在发送数据时将并行数据转换成串行数据来传输，在接收数据时将接收到的串行数据转换成并行数据。 UART 在发送 或接收过程中的一
2022-02-17 11:31:15
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原创 zynq学习记录（1.点灯）
基于正点原子zynq的学习源码如下加自己解析，整体挺简单，有一点注意就是看到原子代码时，觉得计数器的值有些不当，害，愣是让我觉得我语法学错了，有点疑惑，我基本不看视频的，然后看视频后发现时讲解人说1个clk 20ns可以忽略，所以写25000000，但个人觉得该是多少，就为多少，防止以后写高精度的代码时记忆发生混乱。//两种方法，实现是相同的。module led_twinkle(input sys_clk , //系统时钟input sys_...
2022-01-28 14:58:24
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空空如也
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