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HDLbits刷题记录
水水水水水水水水水水水水水水水水水水
嘚瑟的土拨鼠
立志做菜做到最好的FPGA工程师
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算术电路
//1.半加器module top_module( input a, b, output cout, sum ); assign {cout,sum} = a + b;endmodule//2.全加器module top_module( input a, b, cin, output cout, sum ); assign {cout,sum} = a + b + cin;endmodule//3.3bit的全加器module top_mod...原创 2022-04-08 20:25:57 · 267 阅读 · 0 评论 -
基本门电路及复用器
//1.module top_module ( input in, output out); assign out = in;endmodule2.module top_module ( output out);assign out = 1'b0;endmodule3.module top_module ( input in1, input in2, output out); assign out = ~(in1 | in2).原创 2022-04-08 20:22:29 · 115 阅读 · 0 评论 -
第五节记录
//1. 三元运算符的使用module top_module ( input [7:0] a, b, c, d, output [7:0] min);// wire [7:0]e,f; assign e = (a<b)?a:b; assign f = (c<d)?c:d; assign min = (e<f)?e:f; // assign intermediate_result1 = compare? true: false;.原创 2022-04-03 20:28:31 · 413 阅读 · 0 评论 -
过程部分1
//过程块//1. assign 语句中左侧赋值左侧是wire型,always赋值左侧是reg型,虽然都是组合逻辑。module top_module( input a, input b, output wire out_assign, output reg out_alwaysblock); assign out_assign = a&b; always@(*)begin out_alwaysblock = a&b.原创 2022-04-02 17:54:28 · 468 阅读 · 0 评论 -
第三节了加加
//模块实例化/*掌握的知识点1:实例化:当引用一个写好的模块,实例化时;有两种方法按位置:模块名 例化的名字(信号名1,信号名2.......)按名称:模块名 例化的名字(.信号名1(对应的信号1),.信号名2(对应的信号2).......)*///1.module top_module ( input a, input b, output out );mod_a u_m( a,b,out);endmodule//2.module top_module ( .原创 2022-04-01 20:54:23 · 78 阅读 · 0 评论 -
变量部分勒
//1 .module top_module ( input wire [2:0] vec, output wire [2:0] outv, output wire o2, output wire o1, output wire o0 ); // Module body starts after module declaration assign outv = vec; assign o2 = vec[2]; assign o1 = vec[.原创 2022-03-24 19:43:30 · 59 阅读 · 0 评论 -
基础部分题
一起一起原创 2022-03-24 19:41:50 · 65 阅读 · 0 评论