verilog
Angelajj∧_∧
这个作者很懒,什么都没留下…
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2021-07-05
verilog-EGO1简易音乐播放器1.设计思路EGO1 上的单声道音频输出接口(J12)由下图所示的低通滤波器电路驱动。滤波器的输入信号(AUDIO_PWM)是由FPGA产生的脉冲宽度调制信号(PWM)或脉冲密度调制信号(PDM)。低通滤波器将输入的数字信号转化为模拟电压信号输出到音频插孔上。通过控制内置蜂鸣器来输出音乐。设计了四个寄存器,功能分别是:state:乐谱状态机,用于状态计数;count:计数器,用于累加计数;count_end:存储对应不同音阶的乐谱参数;count1:原创 2021-07-05 18:25:44 · 1571 阅读 · 1 评论 -
时序电路状态机-连续加法计算器
关于组合逻辑时序逻辑,<=,=,电平触发和边缘触发时序逻辑用<=(非阻塞赋值)组合逻辑用=(阻塞赋值)组合逻辑一般采用电平触发:always @ *时序逻辑一般采用时钟边沿触发:always @( posedge clk)暂存问题:reg型变量和wire型变量与上面的关系1.非阻塞赋值和阻塞赋值与是否是reg型变量和wire型变量无关?关于利用verilog将二进制码转换为十进制BCD码利用verilog将二进制码转换为十进制BCD码...原创 2021-05-28 09:59:46 · 523 阅读 · 0 评论 -
verilog中向量与数组的区别
verilog中向量与数组是两个不同的概念。 reg [7:0] count表示一个位宽为8位的向量;reg count [7:0] 表示一个一维数组,数组中的元素是位宽为1的变量;reg [7:0] count [3:0] 表示一个有4的元素的一维数组,数组中的元素是位宽为8的变量。在赋值时,我们可以直接对整个向量赋值,也可以只对向量中的某些位赋值,但是不能直接对整个数组赋值,只能对数组的某个变量或者数组的某个变量的某些位赋值。直接对数组赋值,或者将数组的值赋给其他变量,都会产生错误。—————————转载 2021-05-25 20:55:30 · 1086 阅读 · 0 评论