verilog中向量与数组的区别

verilog中向量与数组是两个不同的概念。 reg [7:0] count表示一个位宽为8位的向量；reg count [7:0] 表示一个一维数组，数组中的元素是位宽为1的变量；reg [7:0] count [3:0] 表示一个有4的元素的一维数组，数组中的元素是位宽为8的变量。在赋值时，我们可以直接对整个向量赋值，也可以只对向量中的某些位赋值，但是不能直接对整个数组赋值，只能对数组的某个变量或者数组的某个变量的某些位赋值。直接对数组赋值，或者将数组的值赋给其他变量，都会产生错误。

————————————————
版权声明：本文为CSDN博主「xiao_du_」的原创文章，遵循CC 4.0 BY-SA版权协议，转载请附上原文出处链接及本声明。
原文链接：https://blog.csdn.net/xiao_du_/article/details/47187447