EDA初学,新建工程,Quartus软件应用

一、本文内容

内容:掌握Quarters工程的建立方法

版本:Quartus II 13.1(64-bit)

二、建立步骤

1、 打开软件

image-20210523142208891

2、 工程设置

image-20210523142650705

image-20210523152000238

工程名字和后边文件的顶层模块名字以及顶层模块所在文件的名字要保持一致,需要注意,后边会有具体说明

image-20210523143051659

image-20210523143238532

image-20210523143414831

image-20210523143541510

3、新建工程文件

image-20210523144154545

4、结果

image-20210523144459349

三、代码编译、仿真

1、示例代码

module FenPin(
	input clk,
	input rst,
	output wire clk_10k
	);
    
parameter f=8;							//偶分频的分频数
reg [11:0] count=0;						//存储分频计数
reg clk_10k_tmp=0;
assign clk_10k = clk_10k_tmp;

// ret未被按下,为高电平;按下为低电平,后回复为高电平
always @(posedge clk, negedge rst) 
begin
	if (!rst) 							
		begin
			clk_10k_tmp = 0;
			count = 0;
		end 
	else 
		begin
			if (count == f/2-1) 		//分频系数确定:偶分频数/2 - 1
				begin
					clk_10k_tmp = ~clk_10k_tmp;
					count = 0;
				end 
			else 
				begin
					count = count + 1;
				end
		end
end
endmodule

2、文件保存

image-20210523145924530

所以在新建工程的时候要注意工程的名字!!!

3、代码编译

image-20210523150337730

image-20210523150203308

4、简单的仿真

新建文件

image-20210523150448412

早期版本的Quartus软件没有提供这种文件,也就无法用此方法进行简单仿真

添加输入输出信号

image-20210523150842778

设置输入信号的格式

1、功能介绍

image-20210523151025456

2、设置时钟频率

image-20210523151239013

3、时钟信号设置结果

image-20210523151245701

4、设置rst复位信号

image-20210523151738997

仿真结果

image-20210523151639902

可以看到输出信号clk_10k的时钟频率是clk时钟信号的1/8,正确实现分频功能

总结

这种形式的仿真过于简单,只能在初始时候,设置输入信号的格式,后续就不能更改
    
再更改信号的格式就需要重新设置,重新仿真
    
更为广泛的仿真方式:Modelsim仿真
  • 4
    点赞
  • 20
    收藏
    觉得还不错? 一键收藏
  • 0
    评论

“相关推荐”对你有帮助么?

  • 非常没帮助
  • 没帮助
  • 一般
  • 有帮助
  • 非常有帮助
提交
评论
添加红包

请填写红包祝福语或标题

红包个数最小为10个

红包金额最低5元

当前余额3.43前往充值 >
需支付:10.00
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明:

1.余额是钱包充值的虚拟货币,按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载,可以购买VIP、付费专栏及课程。

余额充值