【Gem5】gem5模拟器中三种访存模式Atomic、Timing、Functional的总结对比

gem5模拟器的内存系统中,有三种不同的访存模式实现,分别有不同的功能与用途,本文对这三种模式做一个对比总结。三种模式的代码位置在gem5\src\mem\protocol\下。

Atomic VS Timing

鉴于它们的用法呢,atomictiming两种模式可以对比说明,functional在后面单独说明。

理解atomic模式与timing模式的要点有两个:

  1. atomic模式下在内存系统中不会调度新的事件timing模式会不断调度新的事件加入事件队列。
  2. atomic模式不会出现排队延迟或者资源争夺;而timing模式则会进行排队延迟和资源争夺的一个详细建模。

从gem5模拟器中的时间线上来看呢:

  • atomic模式是当请求发起,立即就会得到一个return,return的是本次请求的一个估计时间
  • 下面的timing模式,当请求发起后,会在内存系统中进行排队,延迟一段时间后得到响应。
    在这里插入图片描述

问题:atomic模式仅仅估计一个访存时间而不发生事件调度,为什么也能得到程序的正确结果?换句话说就是该模式下访存这个动作到底有没有发生,如果发生了为什么可以瞬间完成,如果没有发生为什么可以得到正确的结果?

要回答这个问题,那么需要理解gem5是一个事件驱动的模拟器,下面通过timing模式的事件调度进行解释:

一个事件包括动作tick两部分,一个事件的调度意思就是在多少tick后发生什么动作。

timing模式的访存过程

观察这里的timing模式,上边的一条是访存链,packet就沿着访存链一步步传递;
下边的是事件队列,每调度一个事件就会插入事件队列,队列里面的事件是按照他们各自的tick严格排序的,gem5中的时间就随着一个个事件在他们约定好的tick发生,而一步步向前推进。

在这里插入图片描述

那么对于一条访存指令,CPU就会将一个请求包沿着访存链往下传递,传递过程中产生一个一个事件,完成访存过程中该完成的动作。

atomic模式的访存过程

观察atomic模式,对于一条访存指令,则可以看做事件队列里面只插入了一个事件,该事件的tick就是现在,当packet沿着访存链传递时,各种需要完成的操作还是会完成,但是不再调度新的事件加入队列

那么当整个访存指令完成,后面却没有新的事件发生,也就是说gem5中的时间没有推进,看上去就好像瞬间完成了访存操作。所以将该模式成为原子访存。

在这里插入图片描述

atomic模式的作用与适用场景

  • 写了一个程序,想要知道运行是否正确,可以使用该模式快速得到结果。后面再使用能得到更详细的结果的CPU模型或者说访存模式;
  • 当本次模拟不关心访存时间,那么可以使用该模式快速得到结果;
  • 用于cache的预热。

两种模式与CPU模型的关系

  • 两种访存模式各自对应一种CPU模型,两种CPU都是单周期CPU,一个周期完成一条指令;
  • 两种模式不能够共存。
    在这里插入图片描述

Functional

functional模式,有以下特点:

  • 官方介绍说他更适合被称做调式模式,这种模式没有对应的CPU模型;
  • 因此是可以与atomic或timing共存于内存系统中的。
  • 与Atomic相同,访存是瞬间发生的
  • 用于加载二进制文件、检查/更改模拟系统中的变量以及允许远程调试器连接到模拟器等

也就是截图中的这个例子,这是python脚本构建完系统后,将一个编译好的二进制文件加载到系统中运行的操作。我理解就是用于gem5模拟系统和主机交互在这里插入图片描述

  • 当设备接收到功能访问时,如果它包含一个数据包队列,则必须搜索所有数据包以查找功能访问正在影响的请求或响应,并且必须适当地更新它们。
    也就是下图中在bridge对象中的recvFunctional(pkt)先后检查响应队列与请求队列中的每个数据包是否需要更新
    在这里插入图片描述
    functional模式目前用的貌似不多,暂时没有更深入的理解。

参考

gem5:Memory system
youtube视频:gem5 bootcamp 2022: CPU models

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gem5学习基础完整版,介绍了gem5环境的安装,以及一些基本概念。 gem5仿真器是用于计算机系统体系结构研究的模块化平台,涵盖系统级体系结构以及处理器微体系结构。1、多个可互换的CPU型号。 gem5提供了四种基于解释的CPU模型:简单的单CPI CPU; 有序CPU的详细模型和无序CPU的详细模型。 这些CPU模型使用通用的高级ISA描述。 此外,gem5具有基于KVM的CPU,该CPU使用虚拟化来加速仿真。 2、完全集成的GPU模型,可以执行真实计算机ISA,并支持与主机CPU共享的虚拟内存。 3、NoMali GPU模型。 gem5带有集成的NoMali GPU模型,该模型与Linux和Android GPU驱动程序堆栈兼容,因此无需进行软件渲染。 NoMali GPU不产生任何输出,但可以确保以CPU心的实验产生代表性的结果。 4、事件驱动的内存系统gem5具有详细的,事件驱动的内存系统,包括高速缓存,交叉开关,探听过滤器以及快速而准确的DRAM控制器模型,用于捕获当前和新兴内存的影响,例如内存。 LPDDR3 / 4/5,DDR3 / 4,GDDR5,HBM1 / 2/3,HMC,WideIO1 / 2。 可以灵活地布置组件,例如,以具有异构存储器的复杂的多级非均匀高速缓存层次结构来建模。 5、基于跟踪的CPU模型,可播放弹性跟踪,这些跟踪是由附着到乱序CPU模型的探针生成的依赖项和定时注释的跟踪。 跟踪CPU模型的重点是以快速,合理的方式而不是使用详细的CPU模型来实现内存系统(高速缓存层次结构,互连和主内存)的性能探索。 6、异构和异构多核。 可以将CPU模型和缓存组合到任意拓扑,从而创建同构异构的多核系统。 MOESI侦听缓存一致性协议可保持缓存一致性。 7、多种ISA支持。 gem5将ISA语义与其CPU模型解耦,从而实现对多个ISA的有效支持。 目前gem5支持Alpha,ARM,SPARC,MIPS,POWER,RISC-V和x86 ISA。 有关更多信息,请参见支持的体系结构。
系统结构实验三是一项实验,目的是在模拟器上实现对于任意访存块地址流下的cache存储器的存储过程,并计算其结果。 在计算机系统,存储器是一种用于存储和检索数据的设备。它通常由多个存储单元组成,每个存储单元能够存储一定数量的数据。而cache存储器则是一种存储器,其作用是提高系统对数据的访问速度。 在实验三,我们使用模拟器来模拟系统结构,并进行对cache存储器的存储过程的实验。具体步骤如下: 首先,我们需要输入一个访存块地址流。这个地址流是一个连续的地址序列,用于访问存储器的数据。 然后,我们需要根据cache存储器的设计规格,判断这个地址在cache是否已经存在。如果存在,那么说明数据已经存储在cache,可以直接读取。如果不存在,那么需要从主存储器读取数据,并将数据存储到cache。 在进行数据读取或写入时,我们需要借助一些数据结构和算法来实现。通常,我们使用一种叫做“映射”的技术来确定数据在cache的位置,并使用一种叫做“替换”的技术来管理cache的数据,当cache已满时,需要将一些数据替换出来。 通过上述步骤的重复执行,可以实现对于任意访存块地址流下的cache存储器的存储过程。最后,我们可以计算出实验的结果,比如访问速度的提高程度、替换算法的效果等。 总之,系统结构实验三是一个通过在模拟器上实现对于任意访存块地址流下cache存储器的存储过程,并计算其结果的实验。这个实验有助于我们深入理解存储器、cache存储器以及计算机系统的工作原理。

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