【Power Compiler手册】9.时钟门控（1）

于 2024-06-19 16:59:18 发布
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分类专栏： 数字IC低功耗设计 文章标签： Power Compiler
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
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在更高层次上的功耗优化对最终门级设计的功耗降低有显著影响。时钟门控是降低设计功耗的重要技术。

有关 Power Compiler 工具中时钟门控的信息，请参阅以下主题：

- 时钟门控简介

- 使用时钟门控条件

- 插入时钟门控

- 时钟门控流程

- 指定时钟门控延迟

- 从时钟门控单元到寄存器计算时钟树延迟

- 指定设置和保持时间

- 时钟门控风格

- 修改时钟门控结构

- 集成时钟门控单元

- 时钟门控命名约定

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QRBQ94
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【Power Compiler手册】9.时钟门控（2）
QRBQ
06-19 233
如果时钟树综合工具在时钟门控单元之后不插入缓冲器，那么时钟门控单元和寄存器之间的总延迟等于时钟门控单元的延迟（时钟引脚到时钟输出信号）加上时钟门控单元和寄存器之间的连线延迟。如果时钟树综合工具在时钟门控单元之后插入缓冲器，那么在时钟门控单元和寄存器之间的总延迟上加上时钟网络延迟的估计值。此命令会移除指定时钟上的时钟延迟值。如图 22 所示，lat_cgtoreg 是从时钟门控单元的时钟引脚到被门控寄存器的时钟引脚的估计延迟，而 lat_reg 是对没有时钟门控的寄存器的时钟引脚的估计时钟网络延迟。
【Power Compiler手册】9.时钟门控（3时钟门控风格）
最新发布
QRBQ
06-20 168
可以使用 `set_clock_gating_style` 命令的 `-positive_edge_logic` 和 `-negative_edge_logic` 选项来指定时钟门控的集成时钟门控单元：`-positive_edge_logic [gate_list]` `-negative_edge_logic [gate_list]`。如果在某一级层次结构的更高级别不存在 `scan_enable`（`test_mode`）端口，则会创建一个 `scan_enable`（`test_mode`）端口。
【Power Compiler手册】2.Power Compiler设计流程
QRBQ
05-23 210
当创建设计时，它从高层次的抽象转移到门级最终实现。功耗编译器工具在整个设计周期中，从RTL到门级，提供分析和优化。有关设计流程的信息，请参见以下主题：• 设计周期中的功耗• 功耗优化和分析流程。
【Power Compiler手册】7.功耗分析
QRBQ
06-04 311
report_power` 命令分析并报告设计中各种元素的功耗。在执行此命令之前，必须捕获开关活动，将设计映射到门级，并标注设计。该工具为以下设计元素创建功耗报告：- 设计- 模块- 网络- 单元或特定类型的单元组- 多角多模式设计的场景`report_power` 命令使用 Power Compiler 许可证。命令完成后，许可证会被释放。如果许可证不可用，命令将以错误消息终止。
【Power Compiler手册】8.生成功耗报告
QRBQ
06-04 134
示例 14 显示了一个功耗报告的摘要。示例 14 report_power 命令的摘要报告-verbose...--------
【Power Compiler手册】6.反标翻转活动
QRBQ
06-03 338
Power Compiler工具使用`-toggle_rate`和`-period`（或`-clock`）选项来确定每个时间单位的实际切换率。默认的静态概率是 0.5。要显示与`read_saif -rtl_saif -hierarchy`命令生成的报告类似的RTL不变对象上的注释报告，可以使用`-rtl`选项。要强制将所有综合不变点包括在映射文件中，而不管对象是否经历了重大名称更改，请使用`saif_map -write_map -type ptpx`命令的`-essential`选项。
【Power Compiler手册】4.saif文件
QRBQ
05-28 197
功耗计算的准确性取决于切换活动数据的准确性。这些数据是通过使用RTL仿真或门级仿真生成的，并存储在SAIF文件中。在执行功耗优化和分析之前，应该使用SAIF文件来反标设计对象上的切换活动信息。SAIF是由Synopsys支持的ASCII格式，用于促进不同Synopsys工具之间的信息交换（参见IEEE 1801标准，附录J）。使用`read_saif`命令读取SAIF文件，使用`write_saif`命令写出SAIF文件。有关更多信息，请参见`read_saif`和`write_saif`命令的手册页。
【Power Compiler手册】1.工具介绍
QRBQ
05-23 108
Power Compiler工具是Synopsys Design Compiler综合工具家族的一部分。该工具执行寄存器传输级（RTL）和门级电源优化以及门级电源分析。通过应用工具的电源降低技术，包括时钟门控、多电压优化和泄漏电源优化，可以在前端综合中实现功耗节省和面积以及时序优化。有关工具方法论的信息，请参阅以下主题：- Power Compiler方法论- 功耗库模型- 功耗分析- 功耗优化- 开始使用Power Compiler工具。
【Power Compiler手册】5.Verilog翻转活动示例
QRBQ
06-03 354
因此，在m1下，仿真监控内部网络以及状态和路径依赖的单元（然而，在这个简单示例中，m1中没有子设计）。持续时间指的是在仿真期间测试台中`$toggle_start`和`$toggle_stop`命令之间的时间跨度。case (fsm_PRES_STATE) // 根据当前状态和输入数据决定输出和下一个状态。- 仿真输出的SAIF文件：仿真过程中生成的文件，记录了电路中信号的切换活动，用于后续的功耗分析。示例6是为示例4中显示的RTL Verilog描述以及示例5中显示的测试台创建的SAIF文件。
JavaAsn1Compiler_2.0.rar
07-30
将asn.1转化为java类，里面有详细的例子和使用说明，可以根据里面的ppt来使用，使用时通过传递args参数和asn1文件来生成
ictown.com_Power Compiler User Guide, version L-2016.03-SP4.pdf
03-25
Power Compiler User Guide,
compiler.jar.rar
08-07
压缩js文件工具，并可提供.js.map映射文件，方便chrome断点调试，内含例子说明用法。互联网开发趁手之工具
DesignCompiler中文guide手册.pdf
01-16
"DesignCompiler中文guide手册.pdf" Design Compiler 是 Synopsys 公司用于做电路综合的核心工具，它可以方便地将 HDL 语言描述的电路转换到基于工艺库的门级网表。本文将初步介绍综合的原理以及使用 Design ...
kotlin-compiler-1.5.32.zip
12-14
kotlin-compiler-1.5.32.zip 官方下版本
Power Compiler.pdf
06-02
Power Compiler
Keil.ARM_Compiler.1.6.3.pack
08-10
电脑需先安装Keil MDK5。此固件库为Keil官方提供，直接双击安装即可，安装成功后在MDK5工程的Device中验证,或者在PACK安装页面选择File->Import 官网下载比较慢,为方便大家提供分享
kotlin-compiler-embeddable-1.3.50.jar
11-03
kotlin-compiler-embeddable-1.3.50.jar下载后直接可用（亲测）。Could not download kotlin-compiler-embeddable.jar，是墙的原因 没有下载下来kotlin-compiler-embeddable.jar的jar包资源。 把下载好的jar，放在...
Design Compiler使用指南.pdf
11-26
本指南为个人在使用design compiler过程中所做的总结，讲述了DC的基本操作流程，环境配置，库的介绍以及常用命令等。
keil.arm_compiler.1.7.0.pack
01-11
keil.arm_compiler.1.7.0.pack是Keil MDK（Microcontroller Development Kit）中提供的一个软件包，用于ARM架构的编译器。该软件包为开发人员提供了在Keil MDK环境中进行ARM微控制器开发所需的编译器工具。 ARM...

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