【Power Compiler手册】9.时钟门控（2）

指定时钟门控延迟

在综合过程中，Design Compiler 假设时钟是理想的。理想时钟在时钟网络中不产生任何延迟。这种假设是因为直到时钟树综合之后，实际的时钟网络延迟才为人所知。实际上，时钟并不是理想的，并且通过时钟网络存在非零延迟。对于具有时钟门控的设计，寄存器处的时钟网络延迟与时钟门控单元处的时钟网络延迟不同。寄存器处和时钟门控单元处时钟网络延迟的差异导致了时钟门控单元使能输入的设置条件更为严格。

为了让 Design Compiler 在时序计算中考虑时钟网络延迟，请使用 set_clock_latency 或 set_clock_gate_latency 命令来指定时钟网络延迟。set_clock_gate_latency 命令可以用于门级和 RTL 设计。

有关更多信息，请参阅以下主题：

• set_clock_latency 命令

• set_clock_gate_latency 命令

• 应用时钟门控延迟

• 重置时钟门控延迟