Verilog | 分频电路实现

初雪白了头

已于 2023-11-24 10:40:08 修改

阅读量1.7k

点赞数 1

分类专栏： Verilog 文章标签： fpga开发

于 2023-03-14 22:31:11 首次发布

本文链接：https://blog.csdn.net/qq_45776815/article/details/129541919

版权

Verilog 专栏收录该内容

30 篇文章 22 订阅

订阅专栏

简单总结了一些分频电路的知识。

分频电路也分为多种，包括偶数分频、奇数分频和小数分频。

从实现方式上来讲，可以使用计数器或者是触发器实现。

一、任意分频电路实现（参数化）

以50%占空比为例，假如N为奇数，那么进行N分频，需要先设计一个占空比为（N-1）/2 ： N的分频输出clk_out_r，之后用时钟下降沿采样clk_out_r得到clk_out_rr；最后将clk_out_r或上clk_out_rr即可。

至于偶分频，则需要每N/2翻转一次。

计数器方式实现

Verilog实现

`timescale 1ns / 1ps
//
// Module Name: Odd_frequency_divider
// Project Name: 任意整数分频器
// Description: 通过参数化的方式实现任意整数的奇偶分频
//

module frequency_divider #(
    parameter dividor = 5
) (
    input  clk_in,
    input  rst_n,
    output clk_out
);
    reg [$clog2(dividor):0] cnt1;

    reg                     clk1;
    reg                     clk2;

    always @(negedge clk_in or negedge rst_n) begin
        if (!rst_n)
            cnt1 <= 0;
        else
            cnt1 <= cnt1 == dividor - 1 ? 0 : cnt1 + 1;
    end
    always @(posedge clk_in or negedge rst_n) begin
        if (!rst_n) clk1 <= 0;
        else clk1 <= cnt1 == dividor - 1 || cnt1 == ((dividor-1) >> 1) ? ~clk1 : clk1;
    end
    always @(negedge clk_in or negedge rst_n) begin
        if (!rst_n) clk2 <= 0;
        else clk2 <= clk1;
    end
 
    assign clk_out = dividor[0] ? clk1 || clk2 : clk1;
endmodule

testbench

`timescale 1ns / 1ps
//
// Module Name: Odd_frequency_divider_tb
// Project Name: 
// Description: 
//

module Odd_frequency_divider_tb ();
    reg clk_in, rst_n;
    wire clk_out;

    initial begin
        clk_in = 1;
        rst_n  = 0;
        #10 rst_n = 1;
        //	$dumpfile("out.vcd");
        //    $dumpvars(0,testbench);

    end

    always #5 clk_in = ~clk_in;

    //initial begin
    //$dumpfile("out.vcd");
    //$dumpvars(0, testbench);
    //end

    frequency_divider #(
        .dividor(8)
    ) dut (
        .clk_in (clk_in),
        .rst_n  (rst_n),
        .clk_out(clk_out)
    );
endmodule

D触发器实现

以实现占空比非50%的9分频为例，思路是先使用D触发器构成序列发生器，输出000001111循环脉冲，然后用下降沿的D触发器打一拍，将两个信号相或后输出即可。

关键点在于000001111序列的生成，由于循环需要9个状态，最少需要4个触发器（2^4 > 9），但是这个序列有5个连续的0，相邻的状态之间会有重复，故不能使用4个触发器。使用5个触发器列出如下的反馈函数：

可以得到逻辑表达式D=Q4’Q3’=(Q4+Q3)’，D为触发器输入值。

Verilog实现

module frequency_divider #(
    parameter divider = 5
) (
    input  clk_in,
    input  rst_n,
    output clk_out
);


    parameter N = divider-1 >> 1;

    reg [N:0] temp;
    wire in_t;
    wire clk1;
    reg clk2;
    always @(posedge clk_in or negedge rst_n) begin
        if(!rst_n)
            temp <= 0;
        else
            temp <= {temp[N-1:0],in_t};
    end
    always @(negedge clk_in or negedge rst_n) begin
        if(!rst_n)
            clk2 <= 0;
            else
            clk2 <= clk1;
    end
    assign clk1 = temp[N];
    assign in_t = divider[0]?~(temp[N]|temp[N-1]):~temp[N];
    assign clk_out = divider[0] ? clk1 || clk2 : clk1;
endmodule

二、任意小数分频

假设输出clk_out是输入clk_in的N分频。首先要将分频系数N化为分数形式，比如 $4.75→\frac{19}{4}$ ， $3.4→\frac{34}{10}$ 。本题中，8.7可以化为 $\frac{87}{10}$ 。这意味着在87个clk_in周期内输出10个clk_out周期就可以实现分频。

然后采用若干种（一般是两种）整数分频在87个原周期clk_in内产生10个新时钟周期clk_out。整数分频的分频系数有很多种选择，但要尽可能接近，提高clk_out的均匀度。一般推荐在小数分频系数N的附近选取。因为8<N<9，所以两个整数分频系数是8和9。接着要计算87个clk_out周期分别有多少个是8分频和9分频的。设每10个clk_out中有x个8分频输出和y个9分频输出，则可列出如下方程：
$\begin{cases} x+y=10, \\8x+9y=87 \end{cases}$