微处理器与嵌入式设备——SoC平台环境搭建

实验目的

1. 了解SoC平台环境搭建的具体操作流程

2. 学习Xilinx Vivado&SDK 2017.3工具的使用

3. 熟悉SoC平台环境搭建过程和工作原理

实验内容

以PS与PL协同设计实现GPIO为例，搭建SoC平台环境。

将FPGA当做一个PS处理器的外设，通过寄存器地址映射到PS的寻址空间。在处理器中使用C程序访问这些寄存器，来实现软件和逻辑结合的协同设计的效果。

步骤可简述为：在VIVADO中配置ZYNQ处理器，做好FPGA的外设，互联完成之后生成BIT流文件下载到板子。在SDK环境下开发好软件之后，进行在线调试运行。

实验步骤

1. 打开桌面VIVADO 2017.3，点击Create
   Project创建新工程。为新工程命名，选择工程保存路径，点击Next。选择芯片xc7z020clg484-1，点击Next
   → Finish。点击Create Block Design，创建块设计，并命名；

2. 在右侧Diagram窗口空白处右击 → Add IP。搜索ZYNQ，双击ZYNQ7 Processing
   System，添加ZYNQ处理器，并点击Run Block Automation，勾选处理器→
   点击OK；

3. 再添加两个GPIO核，在Diagram窗口空白处右击 → Add IP → 搜索GPIO →
   双击。操作两次，添加两个AXI GPIO核，点击Run Connection
   Automation，勾选All
   Automation，点击OK，进行自动配置。自动连接之后在空白处右击选择Regenerate
   Layout，重新布局；

4. 双击ZYNQ处理器核，进行配置，更改DDR型号为MT41K256M16 RE-15E，将Bank1
   I/O电平设为1.8V，勾选Uart1，用于通过串口查看程序打印信息；

5. 将GPIO IP核的名字和端口名称修改为LED和SW。双击LED
   IP核，配置LED为输出，GPIO Width设置为8，对应8个LED灯，点击OK。双击SW
   IP核，配置SW为输入，GPIO Width设置为8，对应8个拨码开关，点击OK；

6. 新建约束文件：右击Constraints → Add Sources → 点击Next—Create
   File，为文件命名，点击OK →
   Finish。根据EES331用户手册中LED和SW的管脚约束表，在PINS_SET.xdc中添加引脚与电平约束并保存；

7. 生成顶层文件：先右击system →