简介
开发板:zedbord,其实任意zynq系列,开发流程都差不多。这里通过简单的示例,一步一步操作,就会学会怎么建立SOC架构,并完成配置。
这里创建的是zynq系列soc的最小系统架构,如此可以更方便的理解其体系架构,以及与传统开发的联系。
1. 创建RTL工程
VIvado传统RTL开发的基本流程,略
2. 创建IP Integrator Block Design
VIvado传统RTL开发的基本流程,略
创建bd文件:
3. 添加zynq 处理器
ip中搜索zynq,添加zynq7 Processing System,其中的BFM版本为先前的IP处理器版本。鼠标右键点击FIXED_IO和DDR接口,选择make external,连接到芯片外部。但此时处理是完全未经过配置的,双击处理器进行配置。
自动添加的外部接口:(参考ug585文档)
FIXED_IO, 是专用的内部固化的外设IO,作用?
54个MIO口,
DDR_VRN,DDR_VRP: DDR DCI voltage reference pins, refer to UG933, Zynq-7000 AP SoC PCB Design and Pin Planning Guide.
PS_SRSTB: Debug system reset, active Low. Forces the system to enter a reset sequence.
PS_CLK: System reference clock
PS_PORB: Power on reset, active low
DDR接口,处理器ddr内存寻址接口;
M_AXI_GP0_ACLK,
M_AXI_GP0,在PS-PL Configuration中可取消对GP Master AXI Tnterface的选择
FCLK_CLK0: PL Pabric Clocks,不使用可在Clock Configuration 中disable。
FCLK_RESET0_N:时钟复位使能,可在General中disable 。
4.配置processing System
配置处理器内部控制模块的详细功能与特性查看:Soc Technical Reference manual
http://www.xilinx.com/support/documentation/user_guides/ug585-Zynq-7000-TRM.pdf
通用配置:
(1) MIO配置:
Bank0与Bank1分区的IO对应FPGA处理器可配置的IO,由硬件决定电平还是芯片已经指定电平?由硬件决定。
UART1映射到MIO[48:49] zedboard
Bank 0 IO Voltage:LVCMOS 3.3V zedboard
Bank 1 IO Voltage:LVCMOS 1.8V zedboard
PS与PL电源部分是完全独立,但是无论什么时候有PL电源供电就必须有PS电源供电。PS电源部分为DDR IO口独立供电,还为MIO的两个独立的分区Bank0与Bank1供电。
PS专用的信号pin汇总表2-2,注意,对于MIO pin允许的输入电压取决于slcr, MIO_PIN_xx[IO_Type]和[DisableRcvr] bits, 约束条件被定义在Zynq-7000 AP SoC data sheets, 超出限制的电压输入可能损坏输入buffer。
(2)核对IO配置
选择Zynq Block Design,注意UART1是否已经在IO特性中被连接。