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RSS订阅原创 7-20FPGA调试日志
出现这种问题的原因是ILA更新了，但是约束没有自动更新，导致找不着dbg_hub的时钟，而这种时钟名是软件生成的，每次都不一样，可以在XDC文件中注释或删除掉dbg_hub的相约束。然后implement下打开IO，再然后取消一个IO的锁定并重新勾上之后按CTRL+S保存，这时会生成新的约束，如下图，然后重新编译工程~对于输入FPGA的时钟信号，要从FPGA的时钟资源分配的引脚传入FPGA。
2024-07-20 15:35:34
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原创 GIF图片制作-screentogif
四个基本工具:录像机、摄像头、画板编辑器.在编辑器中你可以从零开始制作内容也可以导入其他动图来修改编辑.使用前需先查看设置，如录制时如何显示鼠标光标、设置常用快捷键等.最后，点击工具栏中另存为，选择右边的首席执行官，选好编码器调整质量，勾选是否循环，选择输出目录命名即可.如何使用屏幕以提供制作简单有趣的技术动图，并详细讲解了软件的使用方法和设置。
2024-07-20 14:00:11
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原创 QT5_C++基础
C++的类是一种构造类型，与C语言的结构体类似，但是进行了一些拓展，类的成员不但可以是变量，还可以是函数；通过类定义出来的变量也有特定的称呼，叫做“对象”类是创建对象的模板，一个类可以创建多个对象，每个对象都是类类型的一个变量，创建对象的过程也叫做类的实例化。
2024-07-14 12:20:38
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原创 单端转差分电路分析
差分信号其实很简单，上图为例说明：对于原本的Vpp=5V的信号而言，我们把原始信号的幅值降为原来的1/2；如果不进行相位的偏移得到的就是差分信号的正向端，如果对相位的偏移180°得到的就是差分信号的反向端。
2024-07-03 19:10:25
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原创 Vivado的IP核灰色 Invalid option value specified for ‘-runs‘. module ‘clk_wiz_0‘ not found
解决vivado IP核不能识别问题
2024-07-03 18:45:24
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原创 I2S采集卡&播放器 Verilog实现
各个引脚介绍里面的FSYNC就是LRCLK系统方框图硬件功能引脚配置MSZ接高，表示PCM1820作为主模式使用，输出LRCLK和MCLKFMT0接低表示使用I2S模式MD0接高表示输出的MCLK的频率是fs的512倍，并且MCLK从MD1端口进行输出模块连接图外链图片转存失败,源站可能有防盗链机制,建议将图片保存下来直接上传。
2024-07-01 15:13:35
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原创 SPI_FLASH
本章节的学习花费了笔者将近两个星期的时间，当然期间的学习是断断续续的。总结花费时间长的原因：1、学习的目的不明确，没有明确的学习方法论。对于芯片的学习，笔者觉得可以主要从两个方面学习，第一是芯片指令的学习，指令部分有比较详细的时序数据操作介绍；第二个是输入时序部分的讲解，通过输入时序的要求我们可以设置最小的byte计数时间。结合输入时序的要求核指令部分的介绍，就可以写出目的指令的时序程序，然后通过仿真进行验证。
2023-09-17 15:23:55
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原创 TFT-LCD液晶屏驱动设计与验证
tft_lcd的HE驱动模式和vga的驱动非常像，可以根据vga驱动工程进行改写，只需要替换其中的时序参数即可。本部分回顾了vga驱动中一个重要的问题：把ctrl模块和pic模块分开，要对ctrl模块的rgb_tft输出进行进行提前一个像素输出操作。
2023-08-26 14:44:43
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空空如也
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