基于PLL锁相环的FPGA内核IP的使用以及配置笔记

基于PLL锁相环的FPGA内核IP的使用以及配置笔记
IP核作为FPGA快速开发的法宝，简单理解就是将常用的且比较复杂的功能模块设计成参数可修改的电路功能模块，在quartus(最新版)–tool–IP Catalog中有许多的IP内核可以供我们开发的时候来调用使用。例如：Airthmetic 就是可作为数学运算的IP核，其目录下包含一些具体的加法器；减法器；比较器；计数器等等内核，另外还有逻辑运算的IP核，存储器IP核（FIFO,RAM,ROM），DSP数字信号处理IP核（CIC,FIR,NCO,FFT）,数字通信类IP核（CRC,8B10B的编码器IP核，视频图像处理IP核），I/O输入输出IP核，Inter接口IP核，调试部分的IP核等等具体要考大家下去自己钻研，摸索使用。

PLL锁相环是我们FPGA开发中最常用到的IP核之一，可以对输入到FPGA的信号进行任意的分频，倍频，相位调整，占空比调整，从而输出我们期望的的信号，下面是PLL简单内部原理组成图：
第一个DIV是用来分频的除法因子，第二个DIV是用来倍频的乘法因子；
FD/PD是鉴频鉴相器
LF是环路滤波器 控制噪声的带宽起到平滑的作用
VCO是压控振荡器
那么在Quartus II软件下我们如何对PLL锁相环进行调用配置呢？
新建一个工程文件 包含以下目录：

首先在这个搜索栏中输入你需要使用的内核：

双击选择完ATLPLL锁相环内核后会弹出一个地址保存窗口，我们选择好保存位置，一般存放在我们工程文件目录prj下的子文件ip_core下
保存完毕会弹出PLL内核参数配置的界面：

1 parameter Settings
General/Modes 我们需要对芯片速度等级的选择，在ALTERA芯片中数字越小芯片速度等级就越高，而赛灵思的芯片则是数字越大表示速度等级越高，然后是输入时钟频率的配置，填入信号的频率即可，接下来是锁相环类型的选择，选择默认的自动选择，接下来操作模式的设置，具体选择方式参考CycloneIV-Handbook.
inputs/Lockh中我们取消异步复位的选项
Bandwidth/SS是配置拓展录屏的时钟和带宽可编程功能的配置 Clock switchover是配置时钟的切换，由于两个选项是锁相环可编程高级属性，因此一般也不需要我们更改。
3 Output Clock

这个是锁相环里面最最最重要得配置了，包括对分频的除法因子，倍频的乘法因子，相位调制，占空比的配置，我们可以根据自己的需要进行个性化配置，同时我可以通过配置多个clk信号实现多路输出，EDA参数保持默认即可，Summary整体的设置中需要勾选PLL_inst.vhd,PLL.vhd,PLL.ppf三个选项，配置完一路无脑next。
到目前我们对锁相环的配置都已经完成了。
最后只需要我们在rtl目录下建立pll_ip.v的文档进行仿真代码的编写了。
好了，这期就分享到这里，我们下期见88