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RSS订阅原创 常用EDA工具梳理
通过Find Signal/Instance查找模块和信号，通过Find String查找字符串。verdi步骤：生成fsdb波形、查看fsdb波形、追踪RTL代码进行debug。使用快捷键Ctrl+w或者将信号拖拽到波形里。
2024-04-30 14:12:09
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原创 Python常用语法-菜鸟教程
字典（pkt_cfg）、字典包含的配置项（act_vport_value、act_vport_ok等），这表明在某些情况下，可能需要生成ARP请求或响应，但在这个函数的当前版本中，这部分被排除了。对象（p）、scapy类（Ether、Dot1Q、IP、TCP）、函数（seqPad）返回列表[ ]、列表包含元组[ ]、元组内的元素[p,pkt_cfg]数据包（packet）(plen数据长度，pkt_id数据包标识符)其他配置（被注释掉）
2024-04-16 14:55:39
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原创 验证工作日志
4 环境：Linux、Linux命令、终端、服务器。2 实践：自动化验证流程、case构造。1 语言：python、v、sv。2024/4/16（第14天）(1)第15章：验证平台自动化。3 协议：报文构造【因特尔】（3）后续完整流程直至命中。5 编辑器：gvim。
2024-04-16 10:00:36
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原创 文件创建记录
终端3： /trunk -用于更新。/tsrn20/dv/nic_dv/tests -用于case建立和修改。/trunk/tsrn20/dv/nic_dv/tsim -用于仿真。在tcpsyn策略中。
2024-04-15 16:02:04
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原创 构造Rqa模块的CaseSeq
act_vport_ok打开（=1） 就要把act_vport_value值给出去（37）为[12：6] 【代表只用第37行】etype_addr=[12:6] 【940】+[5:2]【3c】 + [1:0]【默认0】 =940+3c=1 [15:0]先看wireshark或者华为文件 看ARP type值=0X0806 【ARP:MPLS层】0-15一共16张表选一张 【每一行都16张，从前到后遍历后输出对应结果表中的数据】例子：[5:2]配置： 0-3c 代表。
2024-04-11 18:07:42
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原创 Case工作环境及常用命令
在Linux系统中，编写数字验证的case可以使用多种编程语言，常见的有Python、Bash脚本、C/C++等。命名规则：可以直接copy对应仿真环境下的xxx_xxx_base_case【包含CaseSeq.py temp_py_main.py】这些寄存器对于处理器的正常运行至关重要，因为它们参与了几乎所有的计算和数据处理任务。【数字验证的case通常是指在软件开发和测试过程中，对数字输入进行验证的。（1）对已有的case进行基本的修改【读代码：改寄存器等参数配置】，包括有效和无效的数字格式，以及。
2024-04-10 16:12:25
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原创 名人传-企业家分析
这个圈子里每个人都很聪明，以前我们做一个项目，当时条件不是特别好，雷军就说，“今天我吃亏了不要紧，因为明天也许就会有回报。他做投资，看人，人对了，下一秒钱就打到你账户里。雷军的方法是：你不愿意听我的，我就闭嘴，如果以后证明你错了而我对了，那你要向我道歉。作为一个从未做过手机的外行，他影响了中国制造业的潮水方向，改变了外界对“国货”制造粗制滥造的刻板印象。1991.1 三色公司解散（原因是规模更大公司把产品盗版，且体量更大、价格更低）3 他勤于反思，不停修正，每天都在“否定”自己，回顾、检查、修正再回顾。
2024-03-30 14:18:31
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原创 用python的Scapy库构造报文
导入scapy库中所有功能，使得可以使用scapy中各种工具和类或者-从Scapy库中导入了Ether类和wrpcap函数。Ether类用于创建以太网帧，而wrpcap函数用于将数据包写入PCAP文件p 是一个变量，用于存储创建的以太网帧对象。Ether 是Scapy中用于创建以太网帧的类。这行代码会在控制台输出p的详细信息，包括以太网帧的头部和尾部（如果存在）。-这段代码将p这个以太网帧对象保存到名为p.pcap的文件中。的第一个参数是文件名，第二个参数是。
2024-03-29 16:46:55
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原创 数字IC面试题+知识点
总结：工艺进步，工作电压降低，动态功耗降低；阈值电压降低，漏电流增大，静态功耗增加；时钟频率、晶体管数量增加，总功耗增加；（3）静态功耗：漏电流引起的功耗【正比于工作电压v】（2）动态功耗：负载电容充放电引起的功耗【（1）不同层次降低功耗，最好在。正比于时钟频率f、工作电压v。
2024-03-28 22:36:34
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原创 SV-E课网-很详细、太详细、转用路科
队列：动态数组、联合数组【数组大小不固定，用多少在内存中分配多少，不用就释放掉】二值逻辑 ：只有0、1【没有X 、Z导致占内存少】联合数组和填充体结构：index可以是任何结构类型。（2）在SV中，不需要指定位宽，就可以全部变成1。当变成 128位宽=32*4bit ，枚举类型：便于编码和理解【状态机】不仅需要指定位宽，还要全部变成1。例：64位宽=16*4bit。使用分隔符“_”提高阅读性。类和结构体：面向对象编程。（1）在verilog中。字符串：内建了操作函数。和verilog一样。
2024-03-28 21:26:30
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原创 使用scapy在python中构造报文
python "$(FULL_CURRENT_PATH)" ： 运行当前程序，前提是python要设置在系统PATH，否则python换成安装目录全路径。cd /d "$(CURRENT_DIRECTORY)" : 切换程序运行目录为当前目录，否则程序运行目录为Notepad++安装目录。cmd /k : 告诉Notepad++接下来运行的是Windows命令行程序。分配一个名称与快捷键，即可以按快捷键运行当前程序。exit： 弹出提示"请按任意键继续..."在弹出的输入框内输入以下命令，点击。
2024-03-26 18:08:08
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原创 OSI参考模型及报文协议
ISO).我猜也应该是为了效率以及大家有一样的标准好交流.就像你在家里可能用眼神就能跟你妈交流,出了家门在你们村镇上就要用方言交流了,出了村镇到外地就要用普通话才能交流,出了国到世界各地用英语才能交流.虽然你交流的内容都是一样,但在不同的地方用不同的方式和语言才能达到沟通的效率最高.负责建立和管理节点间的链路，通过各种控制协议，将有差错的物理信道变为无差错的、能可靠传输数据帧的数据链路。建立主机端到端的链接，为会话层和网络层提供端到端可靠的和透明的数据传输服务，确保数据能完整的传输到网络层。
2024-03-26 18:01:38
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原创 数字IC设计学习方法及使用工具
不应该占用很多时间，理解即可，设计中元器件作为整体被调用，内部结构不讨论。Perl、Python：加分项，会写不足以给设计加分，要熟练才会加分。Modelsim（Mentor）：主要用于FPGA功能的仿真。Spyglass（Altrenta）：语法、跨时钟域检查。FIFO、状态机、信号传输与握手、总线、跨时钟域同步。通过FPGA的EDA软件学习（不通过DC综合器）练习：在VCS上仿真，一直到FPGA看运行结果。（5） 综合工具(将RTL转换为实际电路)（3） 波形查看工具。（4） 语法检查工具。
2024-03-17 20:27:36
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原创 英伟达实习ASIC ITERN题
4 t（触发器延时） tcom tsu th t clk （一个时钟偏移量记不清楚了）和最小时钟周期计算。11 dout{3:0｝=din{2:0}/3 组合逻辑 表示越多越好。12 用编程语言｛1，-2，-3，4，-1，1｝ 求和最大序列。7 100个周期20个写 100个周期20个读 fifo深度。10 用三个四选一数据选择器构成一个10选1数据选择器。1 用一个二选一数据选择器构成1个与门。6 不是降低静态功耗的选项。5 不是维持保持时间的选项。一共12题 难度：很难。简历投递时间：3.4。
2024-03-07 22:46:06
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原创 4《verilog硬件描述语言》-bilibili蔡觉平-数据流建模-笔记
Verilog三种设计方式：数据流建模（重要）、结构级（“搭电路”、被称为“模块调用”）、行为级
2022-10-23 22:01:58
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空空如也
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