verilog奇数分频器的问题讲解（7分频为例）

先不多哔哔，直接上代码（verilogHDL），代码的后面讲原理
module fenpin3(clk,clk7,rst);
input clk,rst; //设置rst的目的是当rst=1的时候给cnt0和cnt1赋初值
output clk7;
reg [2:0] cnt0,cnt1; //定义两个加法器分别生成两个7分频的信号
reg clk0,clk1; // 由加法器两个7分频的信号
wire clk7; //用于后面clk0和clk1相加得到最后的结果clk7
always@(posedge clk or posedge rst ) //clk取上升沿，区别于下面的always@(negedge clk or posedge rst )
begin
if(rst1)
cnt0<=0;
else if(cnt03’d6) //是cnt在0-6无限循环方能得到7分频信号，简言之想得到N分频，就0——（N-1）循环
cnt0<=0;
else
cnt0<=cnt0+1;
end
always@(posedge clk)
begin
if(cnt03’d0||cnt03’d1||cnt03’d6) //这个地方比较重要，文章后面单独讲
clk0<=1;
else