- 博客(261)
- 资源 (12)
- 收藏
- 关注
原创 petalinux
ECAM的特点是根据prim bus num/second bus num/subordinate bus num去自动选择本地、type0、或者type1的配置包。基于网络参考,运行一个xilinx pcie rc的参考,选择vcu118平台(基于microblaze):该参考通过pcie rc对挂在的外部ssd进行读写测试。xilinx pcie mm寄存器空间说明:ECAM通过AXI4-Lite访问。默认用户名:petalinux 密码:root。1,安装的是2022.1版本。3,IP核的配置说明。
2023-12-30 15:49:42
1390
原创 microblaze仿真
UVM_VERDI_TRACE 这里是记录 UVM中 register,component 的波形。最后多次尝试发现,是由于vivado生产的编译脚本是分段编译的,也就是说这个重复冲突的文件在多个vlogan命令里被独立包含了,而又都编译到了同一个lib库中,于是手动修改compile.sh文件,将文件合并编译后该问题解决。用verdi调试时虽然可以单步执行,但是task中的局部变量一般都不可读取,造成调试困难。怀疑可能使用的vcs版本有bug,换了一个更高版本的vcs结果是一样的。
2023-12-08 18:00:33
652
原创 vivado $clog2函数
有一种说法时clog在仿真中以2为对数,而在综合时以e为对数。(暂时认为是一种错误的看法,如果这样那对vivado来说将是非常严重的错误)对于.v文件在vivado中是不支持,但是可以修改为.sv或更改文件属性使用sytemverilog来支持。
2023-12-08 18:00:24
881
原创 vivado综合后仿失败
首先确认下tb文件里面timescale是否设置正确,输入时钟需要在DUT的正常工作范围,其次如果没有timescale设置的话那么默认是以ps为单位的,需要注意。综合后与行为仿真有时有一些区别,综合后的网表会多一些iobuf等。仿真时间是否足够长,可以适当增加仿真时间看看。
2022-09-09 14:26:39
1401
1
原创 xilinx ip xdc修改
大概有4种方法可以修改xilinx ip xdc,本文主要指gt相关的位置约束(一般来说xilinx ip默认生成的pcie gt lane序和Verilog top Port的索引下标是反的)以上tcl是打开综合后的网表,Layout->IO Planning手动调整需要的pin位置信息后自动生成的。对于ip通常xilinx是不允许(也不建议)用户修改的,默认都是xdc都是read only的状态。4,ip配置时直接将LOC约束disable(此方法最优)但打开综合后的网表看着结果好像是对的!...
2022-08-31 19:52:37
1397
原创 xlinx pcie xvc
复位和唤醒输出也是可选的,xlinxip没有唤醒,复位的可以接到用户复位,方便手动复位。除了时钟和serdes信号,还需要注意B1(PERST#)/C2(WAKE#)。时钟方案选择随路时钟方案,SSC选项并不太好设置,有时候在BIOS里面找不到。1,准备一张pcie扩展卡、一根连接线用于PC到FPGA原型设备连接。有了定义就可以和FPGA测做管脚绑定了。未完待续..........PCIE引脚定义需要在。...
2022-07-21 20:12:02
2220
原创 vivado dcp生成
dcp与edif比较:dcp主要有两个优点:第一个不需要手动生成stub文件,dcp是一个 压缩包里面包含所有文件。第二个不需要xdc,尤其对于使用ip的设计。同时还可以使用加密功能。不同阶段产生的dcp也不相同:1,自动综合后生成的dcp,该dcp一般比较小,实际缺少了ip相关的数据并未打包到一起;2,打开综合后的工程,手动生成,这种方式生成的dcp是比较全的,用于交付使用。手动指定通过-cell参数生成的dcp一般也会缺少文件,通常可以直接将需要的模块设置为top,综合后再直接生成。在生成dcp时一般会
2022-05-31 21:30:30
3216
原创 ubuntu vnc server配置
建议优先是使用x11vnc,配置相对(xvn4server)简单。遇到问题,配置后用户无法登陆进入桌面则闪退,修改./Au文件的权限到用户。在登陆界面,按ctrl+alt+F1/F7进入无界面端口。一开始重新安装ubuntu-desktop/lightdm,但是无效。开启root登陆:修改:...
2022-05-31 09:31:41
434
原创 zynq-1
https://www.youtube.com/watch?v=Vs0h0kue7p4&list=PL4D6H9w4Ihdp0YRExoQXfbVMRL1GgEPCm
2022-05-05 09:52:18
204
原创 SystemC
https://www.youtube.com/watch?v=NCFxBGLB5xs&list=PLcvQHr8v8MQLj9tCYyOw44X1PLisEsX-Jhttps://www.youtube.com/watch?v=NCFxBGLB5xs&list=PLcvQHr8v8MQLj9tCYyOw44X1PLisEsX-JStratus High-Level Synthesis https://www.cadence.com/en_US/home/tools/digital-desi
2022-05-05 08:24:53
423
原创 linux kernel -1
linux-xlnx/memcpy.S at master · Xilinx/linux-xlnx · GitHubmemcpy优化:optimized-routines/memcpy-advsimd.S at master · ARM-software/optimized-routines · GitHubhttps://github.com/ARM-software/linuxDMA:linux/DMA-API-HOWTO.txt at linux-4.1-mali ...
2022-05-03 17:20:37
459
原创 vivado filemgmt 20-2001
这个问题可能和vivado的打开路径有关,最好在工程路径下的shell中打开vivado在选择当前工程,实测我遇到这个现象就是这个问题:换到当前工程目录后:vivado在打开的位置都会生成一些log/jou文件等参考:Xilinx Customer Community...
2022-04-28 16:53:19
1133
原创 xilinx gt ip 位置约束
覆盖xilinx ip自动生成位置约束最好的办法不是disable掉ip的位置xdc,而是使用优先级更高的约束去自动覆盖:(位置约束覆盖这个概念在xdc尤其对于gt的ip是非常有效的)如果使用具体的pin脚位代LOC命令那么,怎么快速找到对应的位置呢?一种方法可以使用get_package_pins命令通过PIN_FUNC来查找,因为PIN_FUNC是有规律的:在配合tcl脚本可以简化需要的约束描述。 在log查看执行结果:第二种方法就是打开手动disable..
2022-04-28 15:38:27
2119
原创 vivado工程打包
一般使用自带archive功能进行归档,但是归档的工程路径较乱,不能将源文件和工程进行明显的分析。一种比较常用的方法就是使用tcl脚本:现在已经有了生成的语法模板,需要在修改下自己需要的新工程名称,并去掉一些不需要的功能使得看上去尽可能简洁明了:下面是一份来自vivado_riscv工程的参考:vivado-risc-v/vivado.tcl at master · timewh/vivado-risc-v · GitHub# If there is no project opened, cr
2022-04-27 21:37:18
3002
原创 vivado ip打包归档
一般来说,要保存vivado工程使用的ip只需要xci文档即可。但xci文档不仅仅是包含对应ip的配置信息,同样记录了一些path路径,以及ip核的属性(core container/ooc等)使能core container后,将会以xcix方式保存ip核信息,是一个压缩包,比xci大很多,xci只是一个文本。个人感觉core container功能不太使用,不方便查看ip生成的源码,有时候还导致工程异常(文件找不到):由于xci里面的路径属性,因此在归档项目时不能直接将xci拷.
2022-04-27 20:38:11
2178
原创 cordova-1
前记受到开源工程Thunder Scope的启示,他使用了electron作为用户程序界面,进而在知乎找到了一份关于界面开发的讨论:https://www.zhihu.com/question/264999651个人总结就是:WPF适合目前Win桌面开发,嵌入式用Qt,Web前端就是Html5+JS。而electron可以应对一些基础的应用,一般编译出来的程序体积较大及效率较低,主要面向前端开发者,深入定制对开发者要求较高。(我自己一直也这么认为的,所以一看到‘Thunder Scope’使用,我非常
2022-03-31 09:16:57
584
原创 iptables命令
参考:https://blog.csdn.net/daocaokafei/article/details/115091313
2021-10-24 16:44:18
880
原创 Xilinx FPGA 支持双通道DDR
双channel对应于两个DDR MC控制器,既然是双channel,那么两个channel之间必然要做数据同步,组合成更高位宽的DDR。因此对于多die器件,在布局上首先要保证两个channel处于同一个SLR。
2021-10-24 16:41:11
1212
原创 DDR MC DFI PHY
DFI协议:DDR PHY Interface (DFI)About DFI - DFI - ddr-phy.orgIntroductionThe memory controller logic and PHY interface represent the two primary design elements in DDR memory systems, which are used in virtually all ele…http://www.ddr-phy.org/page/about-dfi
2021-10-24 16:40:07
4982
原创 Linux内核
•https://www.linuxidc.com/Linux/2011-08/41656.htm•head.S ===> start_kernel ===> rest_init ===> cpu_idle和内核线程init ===>init_post ===> /sbin/init•https://blog.csdn.net/skyflying2012/article/details/9734259•https://blog.csdn.net/lwbeyond/a
2021-08-19 10:21:51
110
原创 Arria10 SX SOC 开发
0、概述1、引脚,配置(1)HPS专用引脚/HPS共享引脚(2)内存引脚:设置:2、时钟、复位以及地址分配3、FPGA与HPS之间通信4、启动boot5、开发基本流程参考连接:intel:https://www.intel.cn/content/www/cn/zh/programmable/documentation/sfo1410070178831.htmlh...
2021-08-14 09:15:55
763
原创 ISE14.7工程移植到VIVADO
Vivado是Xilinx继ISE之后的FPGA开发环境,但是两者的工程存在较大差异,并不能直接转换。这里主要参考Xilnx手册UG911 (v2018.2) June 6, 2018做相关整理及记录。其中原工程中PL部分的源文件自然可以直接导入,主要问题难点在PS部分:0、工程导入:这个功能只能导入一部分文件1、导入zynq soc首先新建一个空白block design,添加zynq soc,如下图执行XPS导入:有些参数还需要自己手动比对添加:...
2021-08-13 21:16:34
4400
1
原创 PCIe-(3)
PCIe复位:http://blog.chinaaet.com/justlxy/p/5100057844LTSSM状态:https://blog.csdn.net/zhuzongpeng/article/details/78995340PCIe SWITCH芯片:https://docs.broadcom.com/doc/12351856其它参考:https://indico.cern.ch/event/121654/attachments/68430/...
2021-08-02 15:33:09
169
原创 文件Hash计算
//计算文件的hash:https://www.jianshu.com/p/938c5dd2caa5sha256 c实现:https://blog.csdn.net/u011583927/article/details/80953491https://github.com/B-Con/crypto-algorithms
2021-07-18 12:18:55
989
原创 MESI协议
参考:https://opencores.org/projects/mesi_ischttps://www.cnblogs.com/yanlong300/p/8986041.htmlhttps://www.scss.tcd.ie/Jeremy.Jones/VivioJS/caches/ALL%20protocols.htmcache:https://blog.csdn.net/21cnbao/article/details/118561251lstopoL2cache为ML.
2021-07-18 12:16:39
190
原创 计算机系统结构
https://blog.csdn.net/ZoeyyeoZ/article/details/51804647?locationNum=13https://blog.csdn.net/weixin_39782709/article/details/111348527
2021-07-18 12:15:44
91
原创 verdi/vcs安装
以网上2016.06为参考:eda工具版本较老,界面不是很友好以普通用户运行 ./setup.sh (安装脚本),进入GUI界面,依次,start->next(保留默认值)->选择安装软件目录:选择临时解压目录:(选择根目录建一个/tmp即可)一路next,选择64:选择软件安装目录:安装完成后,继续安装verdi:同样的,一路next,选择64安装lisence管理工具:安装完成。lmg...
2021-07-18 12:12:54
615
原创 chisel note
使用jupyter/binder(不必专门学习scala语法):https://gke.mybinder.org/https://github.com/freechipsproject/chisel-bootcamp等待几秒后:点击对应的标签就可以一章一章的在线练习了://--------------------------------------------------------------------------------------------------------...
2021-07-18 12:11:26
120
原创 Xilinx FPGA配置和调试 XVC
xilinx官方usb接口的驱动是保密的(否则可以通过自制的jtag驱动对usb jtag dll进行无缝替换,比如CAN Pro 软件),也只有xilinx 授权的设备才可以被xilinx的vivado软件识别(如参考链接1中提到);他人若想自制xilinx usb cable下载+调试器,在不授权的情况下只能盗版正版的lisence(如参考链接2所提,类似的做法有常用的cy68013 usb逻辑分析器);如果仅仅实现下载功能,根据xilinx的手册有详细描述,是完全可以自己实现的,但是我们更需要调试
2021-07-18 12:08:17
4586
ScreenToGif-2.13.3.rar
2020-09-12
USBPHY3_20040513.pdf
2020-06-15
EasyData.zip
2019-12-28
串口小霸王 V2.0
2016-07-16
RF-微波-电磁场辅助设计工具大合集(含多个版本smith圆图工具)[已解压并整理]
2015-12-18
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人