第二课：ASIC设计流程案例分享

第二课：ASIC设计流程案例分享

案例背景：

在Verilog中，表示出投币可存在的五种情况，饮料出口及找零情况。

简单定义芯片的一些引脚，这里只定义了IO。

对性能提出一定的要求，频率＞1GHz，即芯片的时钟周期小于T=1/f=1ns。

应用台积电130nm工艺，6层metal层。

在redhat系统中，打开Verilog编写的RTL代码

代码比较简单，就是先将pin脚进行定义，然后根据行为定义了五种状态，分别描述。

写完RTL代码后，是否符合设计Spec呢？需要进行功能仿真，打开vendor_tb文件，列举了五个测试向量，进行仿真，观察芯片的输出结果是否符合预期。

打开EDA工具，将RTL代码和testbench都导入进去，检查语法无误后，进行仿真。

将仿真后的波形抓出来，进行分析，看输出结果是否符合预期。

将库文件，约束（这里的约束是频率要求）及逻辑综合脚本等文件写好后，运行EDA软件，启动脚本，即将RTL代码转化为网表。

检查qor网表报告，看是否符合需求，主要看三点，clk/cell count门数量/面积是否符合需求；网表代码也是verilog代码，里面就是将各个门及门之间的连线用代码写了出来。

由于芯片太简单，跳过DFT。。。

用ICC工具进行自动布局布线，导入写好的芯片大小及pad位置信息，得到芯片的大致框架，但此时各种门cell还没有进行布置，都在左下角的小角落里。再利用ICC的place工具将cell自动放置在core中。

布置完成后，开始连线，先连重要的线--时钟线，再将信号线全部连接，得到版图~

ps：工具真是强大！