- 博客(3)
- 收藏
- 关注
RSS订阅原创 Verilog学习日志（12位计数器）
这次的题目是写一个计数器（每当看完一部分的书，就会去找一位带我的大佬朋友，帮忙出题锻炼能力） 本次的题目如下： 请设计一个计数器电路，要求从4’b0000计数到4’d12并饱和（即计数到12后不动）。要求可以用输入信号valid_count控制计数的进行。即当valid_count无效时，计数暂停。 注：上述代码中不允许出现’always’ ‘case’ ‘casex’ 这次的题目要求是设计一个计数器，根据所学的内容可以知道，就是一个状态的转换。 由于题目要求不能出现’always’ ‘case’ ‘cas
2021-07-24 23:14:41
1356
1
原创 Verilog学习日志（16位运算器，可满足加减算术运算和与或非异或逻辑运算）
这次用Verilog进行一个16位简单运算器进行建模并仿真 题目如下： 需要的功能有加、减、按位与、按位或、对输入一按位非、按位异或。16位加法器需自己完成，不要使用“+“。 根据题目，画出如图架构 然后根据架构，来进行各个功能的设计，逻辑运算非常简单，关键在于加减法的实现，因为减去一个正数可以表示为加上一个负数的补码，所以结果都采用补码表示，运算过程通过补码进行运算。 我这里加法器的设计为行波进位加法器（更细致的讲解可以参照https://blog.csdn.net/zhouxuanyuye/artic
2021-07-22 23:48:26
5487
3
原创 Verilog学习日志（4选一多路选择器）
初次接触硬件设计相关的东西，对学习过程进行一下记录。 首先根据书上内容设计了一个简单的二选一选择器 Verilog代码如下： module mux2_1 #( parameter DW = 32 //位宽 )( input [DW-1:0] data_in0, //输入数据一 input [DW-1:0] data_in1, //输入数据二 input sel, //选择信号 output [DW...
2021-07-22 22:44:12
3241
4
空空如也
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人