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RSS订阅原创 电路设计的语法
1.设计不用的语法：1.．initial[设计不用，仿真时使用]2．task\funchon[设计不用，仿真时很少用]3.for\while\forever[设计不用，仿真很少用]4.integer[设计不用]5模块内部不能有[X态，Z态，内部不能有三态接口]6.casex\casez[设计不用，仿真很少用]7.force\wait\fork[设计不用，仿真很少用]8.#5[设计不用，仿真时使用]2.设计使用的语法：1.reg\wire .parameter2.Assign[建议改名
2020-08-15 12:29:20
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原创 Verilog语言简息
Verilog语言简息：verilog是硬件描述语言，在编辑好下载到FPGA（可编程逻辑门阵列）之后，会生成电路，所以Verilog语言描述的行为是可以并发执行的。类型：1：Verilog的源文件主要由*，V文件或者*.h文件组成。2：*。V文件一般由一个或多个模块（module),或函数（functivn)组成。3：一般情况下，一个模块，一个文件，也可以多个模块使用一个文件的情况。4：.h文件一般情况下用来存储全局的定义，是Verilog语法中的头文件，在使用前一般需用include关键字包入
2020-08-15 12:15:31
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原创 Verilog需要用到些什么单词
Verilog常用可综合关键词（这20个单词须要背熟）：module, endmodule, input, output, inout ,wire, reg, parameter, always, assign,if, else, begin, end, case,endcase,
2020-08-14 15:47:37
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原创 Verilog简介
verilog的由来：1983年，Gateway设计自动化公司的工程师创立了Verilogs.当时Gateway设计自动化公司还叫做自动集成设计系统（Automated Integrated Design Systems），1985年公司将名字改为Gateway设计自动化。这个公司的菲尔·莫比（PhilMoorby）完成了Verilog的主要设计工作。1990年Gateway设计自动化被Cadence 公司收购。1990年代初，开放Verilog国际（Open Verilog International,
2020-08-14 14:48:52
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空空如也
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