Verilog语言简息

Verilog语言简息：
verilog是硬件描述语言，在编辑好下载到FPGA（可编程逻辑门阵列）之后，会生成电路，所以Verilog语言描述的行为是可以并发执行的。
类型：
1：Verilog的源文件主要由*，V文件或者*.h文件组成。
2：*。V文件一般由一个或多个模块（module),或函数（functivn)组成。
3：一般情况下，一个模块，一个文件，也可以多个模块使用一个文件的情况。
4：.h文件一般情况下用来存储全局的定义，是Verilog语法中的头文件，在使用前一般需用include关键字包入。
组成要素：
*端口定义
*I/O说明
*内部信号声明
*功能定义
Verilog抽象级别：
*系统级
　 *算法级
*RTL级
*门级
*开关级
其中系统级，算法级属于行为级。
FPGA可分为LUT,D触发器，逻辑门，PLL等基本元素组成。
硬件和软件描述语言的区别：
硬件描述语言：顺序执行，并行处理，时序描述。
软件描述语言：顺序执行，并行处理。
Verilog设计流程：
*设计输入
*选定器件
*综合编译
*分配管脚
*综合编译
*逻辑布线
*时序分析
*下载